功能模拟也是由相应专门软件完成,如有上述问题, 功能模拟软件自动发出警告,指出错误的信息。 状态机输入 波形输入 0(逻辑图输入 HDL输入) 10010101 设计输入 00101010 设计输入 布局布线 器件验证 01010010 功能模拟fN 时间模拟 10010010 Y 10010101 逻辑分割 编程下载 00101001 101001 图71ASIC开发步骤流程图 2021/2/24 东北大学信息学院
2021/2/24 东北大学信息学院 16 ➢功能模拟也是由相应专门软件完成，如有上述问题， 功能模拟软件自动发出警告，指出错误的信息。 图7-1 ASIC开发步骤流程图 状态机输入 逻辑图输入 波形输入 HDL输入 设计输入 功能模拟 逻辑分割 时间模拟 编程下载 设计输入 布局布线 器件验证 Y N N Y
(3)逻辑分割( partitioning 逻辑分割的过程就是将复杂电路分解成由若干子逻 辑功能块实现的过程。例如,器件内部的各子逻辑 0功能块能够实现4输入变量的任意逻辑函数,然而设 计输入的是要实现5变量逻辑函数的逻辑电路,这就 必须采用逻辑分割的办法,将其用多个子逻辑功能 0 块来实现。逻辑分割也是借助专门软件实现的 00101001 101001 2021/2/24 东北大学信息学段
2021/2/24 东北大学信息学院 17 （3)逻辑分割（partitioning） ➢ 逻辑分割的过程就是将复杂电路分解成由若干子逻 辑功能块实现的过程。例如，器件内部的各子逻辑 功能块能够实现4输入变量的任意逻辑函数，然而设 计输入的是要实现5变量逻辑函数的逻辑电路，这就 必须采用逻辑分割的办法，将其用多个子逻辑功能 块来实现。逻辑分割也是借助专门软件实现的
北大学 (4)布局和布线( place and routing) >在布局和布线阶段是用子逻辑功能块将要实现的 0逻辑电路布置在实际的芯片上。有时,布线不好会 造成芯片资源浪费或电路不可实现。布局和布线是 项复杂的工作。电路密度过高,自动布线不易进 01010010 10行施加一定量的手动布线,以期解决布线浪费和 10减少布线死区。 00101001 101001 2021/2/24 东北大学信息学段
2021/2/24 东北大学信息学院 18 （4）布局和布线（place and routing） ➢在布局和布线阶段是用子逻辑功能块将要实现的 逻辑电路布置在实际的芯片上。有时，布线不好会 造成芯片资源浪费或电路不可实现。布局和布线是 一项复杂的工作。电路密度过高，自动布线不易进 行。施加一定量的手动布线，以期解决布线浪费和 减少布线死区
北大学 (5)时间模拟( timing simulation) >时间模拟是在布局和布线之后进行。布线软件对有 01010100 00相同逻辑功能的电路完全可能给出不同的布线模式 00因此,其系统的时间特性也完全可能不同。有时布 0101线延时还会给电路功能实现带来新的障碍,所以用 10FPGA设计实现的电路进行时间模拟是非常必要的 10010101 00101001 101001 2021/2/24 东北大学信息学段
2021/2/24 东北大学信息学院 19 （5）时间模拟（timing simulation） ➢ 时间模拟是在布局和布线之后进行。布线软件对有 相同逻辑功能的电路完全可能给出不同的布线模式。 因此，其系统的时间特性也完全可能不同。有时布 线延时还会给电路功能实现带来新的障碍，所以用 FPGA设计实现的电路进行时间模拟是非常必要的
东北大学 >在使用简单SPLD和CPLD器件实现设计时,由于器 件的连线结构属于确定型的,布线延时基本是一定的, 0时间模拟不进行有时也能满足设计要求。在设计 实际的复杂系统时,时间模拟这一步是必不可少的 00101010 01通过时间模拟可得到系统内部的延时特性,发现竞争 10冒险等信息。时间摸拟对提高系统稳定性十分重要。 00个EDA开发系统,是否具有 I timing simulation0功能 也是衡量这个EDA开发系统先进性的项指标 2021/2/24 东北大学信息学院
2021/2/24 东北大学信息学院 20 ➢在使用简单SPLD和CPLD器件实现设计时，由于器 件的连线结构属于确定型的，布线延时基本是一定的， 时间模拟不进行有时也能满足设计要求。在设计一个 实际的复杂系统时，时间模拟这一步是必不可少的。 通过时间模拟可得到系统内部的延时特性，发现竞争 冒险等信息。时间摸拟对提高系统稳定性十分重要。 一个EDA开发系统，是否具有timing simulation功能 也是衡量这个EDA开发系统先进性的一项指标