双极熔丝和反熔丝ASIC通常称为OTP( one time programming)器件而采用 EECMOS和SRAM制造 技术的可编程ASIC具有用户可重复编程的特性 可以实现电擦电写 01( 10>用SRAM技术制造的FPGA则具有数据挥发性,又 00称易失性。具有挥发性的FPGA,当系统断电或掉 01( 电后,写入FPGA中的编程数据要丢失。因此,必 10 须把要下载到FPGA的数据借用编程器固化到与其 00联用的 EPROM或 EEPROM中,待重新上电时,芯 片将编程数据再下载到FPGA中
2021/2/24 东北大学信息学院 11 ➢ 双极熔丝和反熔丝ASIC通常称为OTP（one time programming）器件而采用EECMOS和SRAM制造 技术的可编程ASIC具有用户可重复编程的特性， 可以实现电擦电写。 ➢ 用SRAM技术制造的FPGA则具有数据挥发性，又 称易失性。具有挥发性的FPGA ，当系统断电或掉 电后，写入FPGA中的编程数据要丢失。因此，必 须把要下载到FPGA的数据借用编程器固化到与其 联用的EPROM或EEPROM中，待重新上电时，芯 片将编程数据再下载到FPGA中
东北大学 >FPGA的数据挥发性,决定有些环境不宜选用。可 编程ASC的编程方式有两种,一种是采用专用编程 器进行编程,一种是在系统编程。后者甩掉了专用 10010 0编程器,而且也不用将芯片从电路系统取下,只利 0101用计算机和一组下载电缆就可以在系统编程 0 attice XILinx等几家大公司现在都有在系统可编 10010 0程ASC产品。在系统编程方式方便了用户 101001 2021/2/24 东北大学信息学段
2021/2/24 东北大学信息学院 12 ➢ FPGA的数据挥发性，决定有些环境不宜选用。可 编程ASIC的编程方式有两种，一种是采用专用编程 器进行编程，一种是在系统编程。后者甩掉了专用 编程器，而且也不用将芯片从电路系统取下，只利 用计算机和一组下载电缆就可以在系统编程。 Lattice和Xilinx等几家大公司现在都有在系统可编 程ASIC产品。在系统编程方式方便了用户
(三)可编程ASIC的一般开发步骤 (1)设计输入( entry):逻辑原理图( schematic) 输入方式、硬件描述语言HDL输入方式、状态机输 入方式等。近几年在ASIC设计领域十分流行一种 电子系统的设计描述语言一一硬件描述语言HDL 0( Hardware Description Language),它把电子系 0统设计、仿真综合和测试联系起来,不仅支持电路 级别的设计描述,而且还支持对寄存器传输级系统 结构级和系统行为级的描述 2021/2/24 东北大学信息学
2021/2/24 东北大学信息学院 13 (三) 可编程ASIC的一般开发步骤 （1）设计输入（entry）：逻辑原理图（schematic） 输入方式、硬件描述语言HDL输入方式、状态机输 入方式等。 近几年在ASIC设计领域十分流行一种 电子系统的设计描述语言——硬件描述语言HDL （Hardware Description Language），它把电子系 统设计、仿真综合和测试联系起来，不仅支持电路 级别的设计描述，而且还支持对寄存器传输级系统 结构级和系统行为级的描述
东北大学 目前VHDL和 erilogⅤHDL以及 ABEL-HDL 0都是广泛使用的设计输入硬件描述语言。设计输 10010中出现错误,专用的设计软件会自动进行编程 000并发出警告。国内外近几年采用ⅤHDL进行系统 01010 逻辑设计已成为流行方式。 10010010 10010101 00101001 101001 2021/2/24 东北大学信息学段 14
2021/2/24 东北大学信息学院 14 目前VHDL和Verilog—VHDL以及ABEL—HDL 都是广泛使用的设计输入硬件描述语言。设计输 入中出现错误，专用的设计软件会自动进行编程 并发出警告。国内外近几年采用VHDL进行系统 逻辑设计已成为流行方式
东北大学 (2)功能模拟( function simulation) 01>在功能模拟阶段主要对所设计的电路及所输入的电 10路进行功能验证。电路中各逻辑门或各单元模块的 00输入、输出是否有矛盾,是否有扇入、扇出不合理, 010 违反扇入扇出条件;各单元模块有无未加处理的输 10010016 0信号端、输出端是否悬空、是否允许使能等项内 00容均在功能模拟阶段进行检查验证。9 101001 2021/2/24 东北大学信息学院
2021/2/24 东北大学信息学院 15 （2）功能模拟（function simulation） ➢ 在功能模拟阶段主要对所设计的电路及所输入的电 路进行功能验证。电路中各逻辑门或各单元模块的 输入、输出是否有矛盾，是否有扇入、扇出不合理， 违反扇入扇出条件；各单元模块有无未加处理的输 入信号端、输出端是否悬空、是否允许使能等项内 容均在功能模拟阶段进行检查验证