EDA技术实用教程 第5章 VHDL设计进阶
第5章 VHDL设计进阶 EDA技术实用教程
K述列 5.14位加法计数景的VHD描述 5.1.14位加法计数器 【例5-1】 ENTITY CNT4 IS PORT(CIK:工NB工T Q: BUFFER INTEGER RANGE 15 doWNto 0)i END ARCHI TECTURE bhV OF CNT4 IS BEG工N PROCESS CLK) BEG工N TF CLK EVENT AND CIK =1 THEN Q<=Q+1; END工E; END PROCESS END bhv;
KX 康芯科技 5.1 4位加法计数器的VHDL描述 5.1.1 4位加法计数器 【例5-1】 ENTITY CNT4 IS PORT ( CLK : IN BIT ; Q : BUFFER INTEGER RANGE 15 DOWNTO 0 ) ; END ; ARCHITECTURE bhv OF CNT4 IS BEGIN PROCESS (CLK) BEGIN IF CLK'EVENT AND CLK = '1' THEN Q <= Q + 1 ; END IF; END PROCESS ; END bhv;
K述列 514位加法计教器的ⅥHDL描述 5.1.2整数、自然数和正整数数据类型 整数常量的书写方式示例如下: 十进制整数 0 十进制整数 35 十进制整数 10E3 十进制整数 16#D9# 十六进制整数 8#720# 八进制整数 2#11010010#二进制整数
KX 康芯科技 5.1.2 整数、自然数和正整数数据类型 整数常量的书写方式示例如下： 1 十进制整数 0 十进制整数 35 十进制整数 10E3 十进制整数 16#D9# 十六进制整数 8#720# 八进制整数 2#11010010# 二进制整数 5.1 4位加法计数器的VHDL描述
K述列 5.1.34位加法计数器的另一种表达方式 【例52】 工工 BRARY工ER; USE IEEE STD LOGIC 1164.ALL i UsE工EEE. STD LOG工cUNs工GNED.ATL ENTITY CN4工s PORT( CLK: IN STD LOGIC i OUT STD LOGIC VECTOR (3 DOWNTo 0) END i ARcH工 TECtURE bhy OF CNT4工s SIGNAL Q1: STD LOGIC VECTOR (3 DOWNTo 0) BEGIN PROCESS (CLK) BEG工N 工 E CLR" EVENT AND CLE 1 Q1<=Q1+1 END工F; Q<=Q1; END PROCESS i ENd bhv
KX 康芯科技 5.1.3 4位加法计数器的另一种表达方式 【例5-2】 LIBRARY IEEE ; USE IEEE.STD_LOGIC_1164.ALL ; USE IEEE.STD_LOGIC_UNSIGNED.ALL ; ENTITY CNT4 IS PORT ( CLK : IN STD_LOGIC ; Q : OUT STD_LOGIC_VECTOR(3 DOWNTO 0) ) ; END ; ARCHITECTURE bhv OF CNT4 IS SIGNAL Q1 : STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN PROCESS (CLK) BEGIN IF CLK'EVENT AND CLK = '1' THEN Q1 <= Q1 + 1 ; END IF; Q <= Q1 ; END PROCESS ; END bhv;
K述列 5.1.34位加法计数器的另一种表达方式 4位加法计数器由两大部分组成: 组合电路加1器 4位锁存器 CLK 输出反馈 un2_a2932] 锁存信号 Q[30 图5-14位加法计数器RTL电路
KX 康芯科技 5.1.3 4位加法计数器的另一种表达方式 4位加法计数器由两大部分组成： 图5-1 4位加法计数器RTL电路