余3码利用全加器可将8421码转换到S3SS4S2余3码，如图3一3所示，可用四个全加器来实现。，和2的一个输入端接C8421码输出端，而它们的另一输入端E.MTZ.Z接“1”；Z3Z4的一个输入端接8421码的输出端而另外一个输入端接“0”，"}"“1DCBA保证在8421码的十种状态中每一种状8421码态都利用全加器加上0011即加3使8421码变成余3码码制。图3-3用全加器实现8421码转换成余3码数字显示电路在现代电子装置和系统中的应用已十分广泛。了解和熟悉这些器件的工作特点及使用方法是非常必要的。图34（a）画出了译码显示电路的接线原理图。中规模BCD一7段译码器（如74LS47、CD4511）把输入的8421BCD码ABCD译成七线输出a～g，再由七段数码管显示相应的十进制数。译码器74LS47引脚功能见图3一4（b）。A、B、C、D为BCD码输入端：其他引脚功能参考实验讲义模拟电路部分P110一111面（附录二）：使用时，1LT、BI/RBO、RBI接高电平（十5V）。74LS47内部带输出驱动器，有足够的吸收电流能力以驱动共阳极结构的数码管。（a）图中的R为限流电阻。半导体数码管LG5011BSR管脚功能见图3一4（c），它为共阳极形式，需将阳极G共同接+5V。+Vcc+5V+Vcc公共G共阳极显示器+5VEefY.YSYYaYYA63432009（吸收电流）VfgabcdeRRRRRRIRRg/b显示译码器74LS477447BCD码七段译码器BCLTBIIRBORBIDAGND02345678DCBAed公共Gq(c) LG5011BSR（b）7447引脚功能图（a）译码显示电路管脚功能图图3-4三，实验内容1.全加器（1）在学习机上，利用逻辑开关及电平显示器检查所用异或门、与非门等器件的逻辑功能是否完好。图3一5为四异或门CD4030和四2输入与非门CD4011的外引线排列图。（2）按图3一1所示电路图连接实验线路。检查无连线错误后，接通电源。（3）测试全加器的逻辑功能。按表3一1所示的不同的输入变量组合，填入相应的测量结果
利用全加器可将 8421 码转换到 余 3 码，如图 3－3 所示，可用四个全 加器来实现。∑1和∑2 的一个输入端接 8421 码输出端，而它们的另一输入端 接“1”；∑3∑4 的一个输入端接 8421 码的输出端而另外一个输入端接“0”， 保证在 8421 码的十种状态中每一种状 态都利用全加器加上 0011 即加 3 使 8421 码变成余 3 码码制。 数字显示电路在现代电子装置和 系统中的应用已十分广泛。了解和熟悉这些器件的工作特点及使用方法是非常必要的。图 3 －4（a）画出了译码显示电路的接线原理图。中规模 BCD－7 段译码器（如 74LS47、CD4511） 把输入的 8421BCD 码 ABCD 译成七线输出 a～g，再由七段数码管显示相应的十进制数。译 码器 74LS47 引脚功能见图 3－4（b）。A、B、C、D 为 BCD 码输入端；其他引脚功能参考 实验讲义模拟电路部分 P110－111 面（附录二）；使用时， LT 、BI/RBO、RBI 接高电平 （＋5V）。74LS47 内部带输出驱动器，有足够的吸收电流能力以驱动共阳极结构的数码管。 （a）图中的 R 为限流电阻。半导体数码管 LG5011BSR 管脚功能见图 3－4（c），它为共阳 极形式，需将阳极 G 共同接＋5V。 共阳极显示器 a b c d e f g R +VCC +5V R R R R R R D C B A 显示译码器 7447 YaYbYcYdYeYfY g (吸收电流） （a）译码显示电路 16 15 14 13 12 11 10 9 1 2 3 4 5 6 7 8 74LS47 BCD码七段译码器 （b）7447引脚功能图 （c）LG5011BSR 管脚功能图 a b c d g f e g f 公共G a b e d 公共Gq c VCC f g a b c d e B C LT BI RB / RBI D A GND 图 3-4 +VCC +5V 三．实验内容 1．全加器 （1）在学习机上，利用逻辑开关及电平显示器检查所用异或门、与非门等器件的逻辑 功能是否完好。图 3－5 为四异或门 CD4030 和四 2 输入与非门 CD4011 的外引线排列图。 （2）按图 3－1 所示电路图连接实验线路。检查无连线错误后，接通电源。 （3）测试全加器的逻辑功能。按表 3－1 所示的不同的输入变量组合，填入相应的测量 结果。 4 3 2 1 S4 S3 S2 S1 D C B A “1” “1” C0 余3码 8421码 图 3-3 用全加器实现8421码转换成余3码
VDD4A简货高尚尚尚合驾贸险贺尚尚险L-5 2.40304011日02.50可团[4]S67[312134156172BGND1A1BIY2Y2A1A1B1Y2Y2B2AGND图3-5表 3-1全加器功能测试表Cn-1SnBnCnAn0000010100111000111011112.中规模集成全加器（1）根据图3一2（b）所给引脚功能图连线。输入AsA2A;A和B;B2B,Bo分别接到两组逻辑开关插孔中。输出S3S2SiSo及C进位分别接到五个电平显示器插孔中。最低位Co-1接地，检查无误后，通电测试。（2）进行如下二进制加法，并将实验结果填入表3一2中。（0010）2+（0101）2=？（0100）2+（0011)2=?（1010）2+（0101）2=？表3-2集成全加器测试表C3S3S2STSoA3A2AIAoB3B2BiBo结果换算成十进制数0010010101000011101001013.按图3一3所示，将8421码A、B、C、D状态（可由相应的逻辑开关产生）转换成余3码，输出S4S3S2S1分别接到四个电平显示器插孔中，并将所转换结果填入表3一3中。表3-38421码转换成余3码的实验结果8421码余3码DCBAS4 S3S2S0000000100100011001000110101
14 1 2 3 4 5 6 7 13 12 11 10 9 8 VDD 14 1 2 3 4 5 6 7 13 12 11 10 9 8 =1 =1 4A 4B 4Y 3Y 3A 3B 1A 1B 1Y 2Y 2A 2B GND VDD 4A 4B 4Y 3Y 3B 3A & & & & 1A 1B 1Y 2Y 2B 2A =1 =1 4030 4011 图 3-5 GND 表 3－1 全加器功能测试表 An Bn Cn－1 Sn Cn 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 2．中规模集成全加器 （1）根据图 3－2（b）所给引脚功能图连线。输入 A3A2A1A0和 B3B2B1B0 分别接到两 组逻辑开关插孔中。输出 S3S2S1S0及 C3 进位分别接到五个电平显示器插孔中。最低位 C0-1 接地，检查无误后，通电测试。 （2）进行如下二进制加法，并将实验结果填入表 3－2 中。 （0010）2＋（0101）2＝？ （0100）2＋（0011）2＝？ （1010）2＋（0101）2＝？ 表 3－2 集成全加器测试表 A3 A2 A1 A0 B3 B2 B1 B0 C3 S3 S2 S1 S0 结果换算成十进制数 0 0 1 0 0 1 0 1 0 1 0 0 0 0 1 1 1 0 1 0 0 1 0 1 3．按图 3－3 所示，将 8421 码 A、B、C、D 状态（可由相应的逻辑开关产生）转换 成余 3 码，输出 S4S3S2S1分别接到四个电平显示器插孔中，并将所转换结果填入表 3－3 中。 表 3－3 8421 码转换成余 3 码的实验结果 8421 码 余 3 码 D C B A S4 S3 S2 S1 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0
U4.译码一显示电路（1）按图3一4（a）所示电路连接实验线路。注意：由于连线较多，所以应特别小心。在检查无漏、错接线之后，方可通电测试。（2）利用学习机上的逻辑开关Ko～K给译码器输入表3一4中所规定的8421BCD码，观察并记录显示的结果。表3一4译码一显示电路测试表LTDCBA显示数字字型-U11111111111-0*5.综合实验把以上加法电路与译码显示电路连接起来，用译码一显示电路显示两个四位二进制数相加的结果（结果必须在十以内才能正确显示）。在做中规模全加器电路实验时，可把线路安排在学习机最下边的一块面包板上。显示电路布置在最上面的一块面包板上。这就使得整个电路连线清晰合理，不易混乱。实验步骤如下：（1）将中规模全加器的和输出S3S2SiSo接入译码一显示电路，仔细检查所有连线。（2）重复实验内容2中的各步骤，观察显示结果。四．实验报告要求整理实验结果并进行分析。回答思考题
0 1 1 1 1 0 0 0 1 0 0 1 4．译码－显示电路 （1）按图 3－4（a）所示电路连接实验线路。注意：由于连线较多，所以应特别小心。 在检查无漏、错接线之后，方可通电测试。 （2）利用学习机上的逻辑开关 K0～K3 给译码器输入表 3－4 中所规定的 8421BCD 码， 观察并记录显示的结果。 表 3－4 译码－显示电路测试表 LT D C B A 显示数字字型 1 0 0 0 0 1 0 0 0 1 1 0 0 1 0 1 0 0 1 1 1 0 1 0 0 1 0 1 0 1 1 0 1 1 0 1 0 1 1 1 1 1 0 0 0 1 1 0 0 1 1 1 0 1 0 1 1 0 1 1 1 1 1 0 0 1 1 1 0 1 1 1 1 1 0 1 1 1 1 1 0 × × × × *5．综合实验 把以上加法电路与译码显示电路连接起来，用译码－显示电路显示两个四位二进制数 相加的结果（结果必须在十以内才能正确显示）。在做中规模全加器电路实验时，可把线路 安排在学习机最下边的一块面包板上。显示电路布置在最上面的一块面包板上。这就使得整 个电路连线清晰合理，不易混乱。实验步骤如下： （1）将中规模全加器的和输出 S3S2S1S0接入译码－显示电路，仔细检查所有连线。 （2）重复实验内容 2 中的各步骤，观察显示结果。 四．实验报告要求 整理实验结果并进行分析。回答思考题
五.预习要求与思考题1.预习要求（1）复习全加器及译码一显示电路的工作原理。（2）了解中规模全加器、集成译码器及半导体数码管的外特性及主要电参数、使用注意事项。2.思考题（1）如何用图3一1所示全加器实现如下逻辑关系：@F=AB②F=A（2）怎样利用CD4008实现两个八位二进制数相加？（3）在实验内容5中，若进行如下加法：（1101）2十（1010）2和（1101）2+（1110）2，译码一显示电路将显示什么数字？为什么？
五．预习要求与思考题 1．预习要求 （1）复习全加器及译码－显示电路的工作原理。 （2）了解中规模全加器、集成译码器及半导体数码管的外特性及主要电参数、使用注 意事项。 2．思考题 （1）如何用图 3－1 所示全加器实现如下逻辑关系： ① F A B ② F A （2）怎样利用 CD4008 实现两个八位二进制数相加？ （3）在实验内容 5 中，若进行如下加法：（1101）2＋（1010）2和（1101）2＋（1110）2， 译码－显示电路将显示什么数字？为什么？
实验四触发器一。实验目的1.了解时钟脉冲的触发作用。2.掌握常用触发器的逻辑功能。3.熟悉各类触发器间的相互转换。二：实验原理触发器的种类很多，按其逻辑功能分类有基本R一S触发器、J-K触发器、D触发器和T触发器。0Q1.基本RS触发器基本RS触发器是最简单的触发器。它由两个门交叉耦合而成。使用74LS00型四2输入与非门中的两个门便可构成电路。如图4一1所示。X&基本RS触发器的特性方程是O"+l = S+ RO"[RS=0(约束条件)2.J-K触发器sRJ一K触发器是最主要的触发器之一，它的逻辑图4-1基本R-S触发器功能完善，使用灵活性、通用性强。图4一2是集成J-K触发器的逻辑符号。图中R、S（即R，、S，）为异步复位、置位（即复“0”、置“1"）输入端，端旁的圆点标志，表示用低电平驱动。当R，=0（或S，=0）时，触发器的状态不受CP及控制输入端所处状态的影响。CP为时钟输入端，当S。=R，=1时，触发器在CP脉冲的作用下发生状态更新。CP端有圆点标志的表示该触发器是负触发的触发器。J、K端为触发器的控制信号输入端，若J、K端有多个输入端时，它们相互为“与”的关系。Q、Q端为两个互补的输出端。74LS76是TTL型双下降沿J-K触发器。J一K触发器广泛应用于计数、分频、时钟脉冲发生等电路中，它的特性方程是：O"+l = Jo" + KQ"IKFJCPKRDSpDCPRpS.图4-2J-K触发器逻辑符号图4-3D触发器的逻辑符号
实验四 触发器 一．实验目的 1．了解时钟脉冲的触发作用。 2．掌握常用触发器的逻辑功能。 3．熟悉各类触发器间的相互转换。 二．实验原理 触发器的种类很多，按其逻辑功能分类有基本 R－S 触发器、J－K 触发器、D 触发器 和 T 触发器。 1．基本 RS 触发器 基本 RS 触发器是最简单的触发器。它由两 个门交叉耦合而成。使用 74LS00 型四 2 输入与 非门中的两个门便可构成电路。如图 4－1 所示。 基本 RS 触发器的特性方程是 0 ( ) 1 RS 约束条件 Q S RQ n n 2．J－K 触发器 J－K 触发器是最主要的触发器之一，它的逻辑 功能完善，使用灵活性、通用性强。图 4－2 是集成 J－K 触发器的逻辑符号。图中 R、S（即 RD 、S D ） 为异步复位、置位（即复“0”、置“1”）输入端，端旁的圆点标志，表示用低电平驱动。当 RD ＝0（或 S D ＝0）时，触发器的状态不受 CP 及控制输入端所处状态的影响。CP 为时钟 输入端，当 S D ＝ RD ＝1 时，触发器在 CP 脉冲的作用下发生状态更新。CP 端有圆点标志 的表示该触发器是负触发的触发器。J、K 端为触发器的控制信号输入端，若 J、K 端有多个 输入端时，它们相互为“与”的关系。Q、Q 端为两个互补的输出端。74LS76 是 TTL 型双 下降沿 J－K 触发器。 J－K 触发器广泛应用于计数、分频、时钟脉冲发生等电路中，它的特性方程是： n n n Q JQ KQ 1 & & Q Q S R 图 4-1 基本R-S触发器 Q Q 1J C1 1K R SD J CP K RD 1D C1 R SD D CP RD S 图 4-2 J-K触发器逻辑符号 图 4-3 D触发器的逻辑符号 S Q Q