53可编程逻辑器件 5.3.1可编程逻辑阵列( Programmable Logic Array, PLA) 用ROM实现逻辑函数时,地址译码器的每个输出都为一条字 线,不能减少。输出函数为标准的与或表达式。 为减小芯片面积,简化译码器,使输出函数为最简的与或表 达式,采用PLA。例1的PLA形式。 PLA与触发器配合可构成时序电路。例2 现场可编逻辑阵列(FPLA) 固定PLA FPLA:用户可进行一次编程,使用方便(熔断法) 消除冒险:加同步时钟脉冲 2021/2/23 作者:清华大学电子工程系罗嵘 第325页
2021/2/23 作者：清华大学电子工程系 罗嵘 第325页 5.3可编程逻辑器件 5.3.1可编程逻辑阵列（Programmable Logic Array， PLA） 用ROM实现逻辑函数时，地址译码器的每个输出都为一条字 线，不能减少。输出函数为标准的与或表达式。 •为减小芯片面积，简化译码器，使输出函数为最简的与或表 达式，采用PLA。例1的PLA形式。 •PLA与触发器配合可构成时序电路。例2 •现场可编逻辑阵列（FPLA） 固定PLA FPLA：用户可进行一次编程，使用方便（熔断法） 消除冒险：加同步时钟脉冲
例1 4×14×2 A Woww,ww4sWdwisMoWIWII2WIW1wI5 D'1 EN FAB+CD+AC+ABCD F=A+CD+BC 2021/2/23 作者:清华大学电子工程系罗嵘 第326页
2021/2/23 作者：清华大学电子工程系 罗嵘 第326页 •例1 F A CD BC F AB CD AC ABCD ＝ ＋ ＋ ＝ ＋ ＋ ＋ 2 1 D C W1 W2 W3 F1 F2 D’ 2 D’ 1 EN W4 W7 W9 W1 0 W5W6 W8 W11W12 W1 4 W1 W15 3 B A W0 4×14×2
B 4×9×2 WoWIW2 W3 D EN 2021/2/23 作者:清华大学电子工程系罗嵘 第327页
2021/2/23 作者：清华大学电子工程系 罗嵘 第327页 D C W1 W2 W3 F1 F2 D’ 2 D’ 1 EN W7 W1 0 W6 W8 W12 B A W0 4×9×2
FiAB+CD+AC+ABCD F=A+CD+BC DCBA 4×7×2 WWWWWWW 2 2 EN 2021/2/23 作者:清华大学电子工程系罗嵘 第328页
2021/2/23 作者：清华大学电子工程系 罗嵘 第328页 F A CD BC F AB CD AC ABCD ＝ ＋ ＋ ＝ ＋ ＋ ＋ 2 1 4×7×2 D C W1 W2 W3 F1 F2 D’ 2 D’ 1 EN W4W5 W7 B A W6
例2用PLA与D触发器实现8421BCD计数器 84.2.1BCD计数器状态表 十进 现在状态 下一个状态(D输入) 制 Q OD Dp) QcDc) QB(dB) QA(A) Q00000000 0000 Q010 0 000 0 000 0 0 678 0101010101 000 000 10 12 13 14 111111 00001111 0011 15 2021/2/23 作者:清华大学电子工程系罗嵘 第329页
2021/2/23 作者：清华大学电子工程系 罗嵘 第329页 •例2用PLA与D触发器实现8421BCD计数器 8.4.2.1BCD 计数器状态表 十进 现在状态 下一个状态（D 输入） 制 QD QC QB QA QD (DD) QC(DC) QB(DB) QA(DA) 0 0 0 0 0 0 0 0 1 1 0 0 0 1 0 0 1 0 2 0 0 1 0 0 0 1 1 3 0 0 1 1 0 1 0 0 4 0 1 0 0 0 1 0 1 5 0 1 0 1 0 1 1 0 6 0 1 1 0 0 1 1 1 7 0 1 1 1 1 0 0 0 8 1 0 0 0 1 0 0 1 9 1 0 0 1 0 0 0 0 10 1 0 1 0 11 1 0 1 1 12 1 1 0 0 13 1 1 0 1 14 1 1 1 0 15 1 1 1 1