高职嵌入式教材配套电子资源（技术资料）STM32L4xx参考手册（RM0394 Reference manual）advanced Arm-based 32-bit MCUs

Contents RM0394 17.7.19 DAC sample and hold time register(DAC_SHHR) 518 17.7.20 DAC sample and hold refresh time register(DAC_SHRR).........518 17.7.21 DAC register map ....520 18 Voltage reference buffer(VREFBUF).......................... 522 18.1 Introduction 522 18.2 VREFBUF functional description............................. 522 18.3 VREFBUF registers 523 18.3.1 VREFBUF control and status register(VREFBUF_CSR).......... 523 18.3.2 VREFBUF calibration control register(VREFBUF_CCR) 524 18.3.3 VREFBUF register map Comparator(COMP) 525 19.1 Introduction.............................................. 525 19.2 COMP main features 525 19.3 COMP functional description … 526 19.31 coMp block diagram................................. 526 19.3.2 COMP pins and intemnal signals 526 19.3.3 COMP reset and clocks 528 19.34 Comparator LOCK mechanism g 19.3.5 Window comparator. 528 19.3.6 Hysteresis 529 19.3.7 Comparator output blanking function...................... .530 19.3.8 COMP power and speed modes 530 19.4 COMP low-power modes................................ 531 19.5 COMP interrupts 531 19.6 COMP registers 532 19.61 Comparator 1 control and status register(COMP1_CSR)......... 532 19.6.2 Comparator 2 control and status register(COMP2_CSR)..........534 19.6.3 COMP register map 537 20 Operational amplifiers (OPAMP).............................538 20.1 Introduction 538 20.2 OPAMP main features 538 20.3 OPAMP functional description............................. 538 20.3.1 OPAMP reset and clocks 538 16/1600 RM0394 Rev 4 7

Contents RM0394 16/1600 RM0394 Rev 4 17.7.19 DAC sample and hold time register (DAC_SHHR) . . . . . . . . . . . . . . . 518 17.7.20 DAC sample and hold refresh time register (DAC_SHRR) . . . . . . . . . 518 17.7.21 DAC register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 520 18 Voltage reference buffer (VREFBUF) . . . . . . . . . . . . . . . . . . . . . . . . . . 522 18.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 522 18.2 VREFBUF functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 522 18.3 VREFBUF registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 523 18.3.1 VREFBUF control and status register (VREFBUF_CSR) . . . . . . . . . . 523 18.3.2 VREFBUF calibration control register (VREFBUF_CCR) . . . . . . . . . . 524 18.3.3 VREFBUF register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 524 19 Comparator (COMP) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 525 19.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 525 19.2 COMP main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 525 19.3 COMP functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 526 19.3.1 COMP block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 526 19.3.2 COMP pins and internal signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 526 19.3.3 COMP reset and clocks . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 528 19.3.4 Comparator LOCK mechanism . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 528 19.3.5 Window comparator . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 528 19.3.6 Hysteresis . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 529 19.3.7 Comparator output blanking function . . . . . . . . . . . . . . . . . . . . . . . . . . 530 19.3.8 COMP power and speed modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 530 19.4 COMP low-power modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 531 19.5 COMP interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 531 19.6 COMP registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 532 19.6.1 Comparator 1 control and status register (COMP1_CSR) . . . . . . . . . . 532 19.6.2 Comparator 2 control and status register (COMP2_CSR) . . . . . . . . . . 534 19.6.3 COMP register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 537 20 Operational amplifiers (OPAMP) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 538 20.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 538 20.2 OPAMP main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 538 20.3 OPAMP functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 538 20.3.1 OPAMP reset and clocks . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 538

RM0394 Contents 20.3.2 Initial configuration 539 20.33 Signal routing 53g 20.3.4 OPAMP modes .539 20.3.5 Calibration.... 543 20.4 OPAMP low-power modes 545 20.5 OPAMP registers.................. 546 20.5.1 OPAMP1 control/status register(OPAMP1_CSR) 546 20.5.2 OPAMP1 offset trimming register in normal mode (OPAMP1_OTR) 547 20.5.3 CR8gesrnapoemoae 547 20.5.4 OPAMP register map.,..,.,..,.,,.,.,,...,..,.,..,... .548 Digital filter for siama delta modulators (DFSDM) 549 21.1 Introduction 549 21.2 DFSDM main features 550 21.3 DFSDM implementation 551 21.4 DFSDM functional description 552 21.41 DFSDM block diagram 444 552 21.4.2 DFSDM pins and internal signals .553 2143 DFSDM reset and clocks.. 554 21.4.4 Serial channel transceivers 55 21.4.5 Configurina the inout serial interface 564 21.4.6 Parallel data inputs 564 21.4.7 2148 Digital filter configuration 566 214.9 ntegrator unit. 568 21.4.10 Analog watchdog.. 568 21.4.11 Short-circuit detector 571 21.412 Extreme detector 571 21.4.13 Data unit block 572 21.4.14 Signed data format 573 21.4.15 Launching conversions 573 21.4.16 Continuous and fast continuous modes 574 21.4.17 Request precedence 574 21.4.18 Power optimization in run mode................ ,575 21.5 DFSDM interrupts 575 7 RM0394 Rev4 1711600

RM0394 Rev 4 17/1600 RM0394 Contents 43 20.3.2 Initial configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 539 20.3.3 Signal routing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 539 20.3.4 OPAMP modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 539 20.3.5 Calibration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 543 20.4 OPAMP low-power modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 545 20.5 OPAMP registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 546 20.5.1 OPAMP1 control/status register (OPAMP1_CSR) . . . . . . . . . . . . . . . . 546 20.5.2 OPAMP1 offset trimming register in normal mode (OPAMP1_OTR) . . 547 20.5.3 OPAMP1 offset trimming register in low-power mode (OPAMP1_LPOTR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 547 20.5.4 OPAMP register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 548 21 Digital filter for sigma delta modulators (DFSDM) . . . . . . . . . . . . . . . 549 21.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 549 21.2 DFSDM main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 550 21.3 DFSDM implementation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 551 21.4 DFSDM functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 552 21.4.1 DFSDM block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 552 21.4.2 DFSDM pins and internal signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . 553 21.4.3 DFSDM reset and clocks . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 554 21.4.4 Serial channel transceivers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 555 21.4.5 Configuring the input serial interface . . . . . . . . . . . . . . . . . . . . . . . . . . 564 21.4.6 Parallel data inputs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 564 21.4.7 Channel selection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 566 21.4.8 Digital filter configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 566 21.4.9 Integrator unit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 568 21.4.10 Analog watchdog . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 568 21.4.11 Short-circuit detector . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 571 21.4.12 Extreme detector . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 571 21.4.13 Data unit block . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 572 21.4.14 Signed data format . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 573 21.4.15 Launching conversions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 573 21.4.16 Continuous and fast continuous modes . . . . . . . . . . . . . . . . . . . . . . . . 574 21.4.17 Request precedence . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 574 21.4.18 Power optimization in run mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 575 21.5 DFSDM interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 575

Contents RM0394 21.6 DFSDM DMA transfer 577 21.7 DFSDM channel y registers(y=0..3) .577 21.7.1 DFSDM channely configuration register(DFSDM_CHyCFGR1)....577 21.7.2 DFSDM channel y configuration reaister(DFSDM CHYCFGR2) ....580 21.7.3 .580 21.7.4 (DESDM CHWDATR watchdog filter data register 581 21.7.5 DFSDM channely data input register(DFSDM_CHyDATINR) 582 21.8 DFSDM filter x module registers(x=0..1)... .583 21.8.1 DFSDM filter x control register1(DFSDM_FLTXCR1) 583 21.8.2 DFSDM filter x control register 2(DFSDM FLTxCR2) .585 218.3 DESDM filter x interrupt and status register (DESDM FLTXISR) 587 218.4 DFSDM filter x interrupt fag clear register(DFSDM_FLTXICR) 21.8.5 589 218.6 DFSDM filter x control register(DFSDM_FLTxFCR) ...590 21.8.7 FMrken3steriornecdedgroup DESDM filte 591 21.8.8 (DFSDM FLTXRDATAR) er for the regular channel 592 21.8.9 oFsDMPTAaeawatchdoghighthreshodregistey 592 21.8.10 watchdog low threshold registe ..593 218.11 .594 21.8.12 594 21.8.13 detecdor maximum register 595 21.8.14 28ammmg 595 21.8.15 DFSDM filter x conversion timer register(DFSDM_FLTXCNVTIMR)..596 21.8.16 DFSDM register map .597 22 Liquid crystal display controller(LCD)....................... 602 22.1 Introduction 602 22.2 LCD main features. 603 22.3 LCD functional description 604 18/1600 RM0394 Rev4 7

Contents RM0394 18/1600 RM0394 Rev 4 21.6 DFSDM DMA transfer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 577 21.7 DFSDM channel y registers (y=0..3) . . . . . . . . . . . . . . . . . . . . . . . . . . . 577 21.7.1 DFSDM channel y configuration register (DFSDM_CHyCFGR1) . . . . 577 21.7.2 DFSDM channel y configuration register (DFSDM_CHyCFGR2) . . . . 580 21.7.3 DFSDM channel y analog watchdog and short-circuit detector register (DFSDM_CHyAWSCDR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 580 21.7.4 DFSDM channel y watchdog filter data register (DFSDM_CHyWDATR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 581 21.7.5 DFSDM channel y data input register (DFSDM_CHyDATINR) . . . . . . 582 21.8 DFSDM filter x module registers (x=0..1) . . . . . . . . . . . . . . . . . . . . . . . . 583 21.8.1 DFSDM filter x control register 1 (DFSDM_FLTxCR1) . . . . . . . . . . . . 583 21.8.2 DFSDM filter x control register 2 (DFSDM_FLTxCR2) . . . . . . . . . . . . 585 21.8.3 DFSDM filter x interrupt and status register (DFSDM_FLTxISR) . . . . . 587 21.8.4 DFSDM filter x interrupt flag clear register (DFSDM_FLTxICR) . . . . . 588 21.8.5 DFSDM filter x injected channel group selection register (DFSDM_FLTxJCHGR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 589 21.8.6 DFSDM filter x control register (DFSDM_FLTxFCR) . . . . . . . . . . . . . . 590 21.8.7 DFSDM filter x data register for injected group (DFSDM_FLTxJDATAR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 591 21.8.8 DFSDM filter x data register for the regular channel (DFSDM_FLTxRDATAR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 592 21.8.9 DFSDM filter x analog watchdog high threshold register (DFSDM_FLTxAWHTR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 592 21.8.10 DFSDM filter x analog watchdog low threshold register (DFSDM_FLTxAWLTR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 593 21.8.11 DFSDM filter x analog watchdog status register (DFSDM_FLTxAWSR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 594 21.8.12 DFSDM filter x analog watchdog clear flag register (DFSDM_FLTxAWCFR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 594 21.8.13 DFSDM filter x extremes detector maximum register (DFSDM_FLTxEXMAX) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 595 21.8.14 DFSDM filter x extremes detector minimum register (DFSDM_FLTxEXMIN) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 595 21.8.15 DFSDM filter x conversion timer register (DFSDM_FLTxCNVTIMR) . . 596 21.8.16 DFSDM register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 597 22 Liquid crystal display controller (LCD) . . . . . . . . . . . . . . . . . . . . . . . . 602 22.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 602 22.2 LCD main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 603 22.3 LCD functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 604

RM0394 Contents 22.3.1 General description 604 22.3.2 Frequency generator 22.3.3 Common driver 606 2234 Segment driver 609 22.3.5 Voltage generator and contrast control 613 22.3.6 Double buffer memory 617 22.3.7 COM and SEG multiplexing 617 22.3.8 Flowchart.......................... 622 22.4 LCD low-power modes 623 22.5 LCD interrupts· 623 22.6 LCD registers............... 625 22.6.1 LCD control register(LCD_CR) 625 22.62 LCD frame control register (LCD_FCR)....................... 22.6.3 LCD status register(LCD SR) 629 22.6.4 LCD clear register(LCD_CLR) 630 22.6.5 LCD display memory (LCD RAM)....................... 630 22.6.6 LCD register map.. 632 23 Touch sensing controller(TSC) 年年。””。。。。。。。。。。。。5888 634 23.1 Introduction 634 23.2 TSC main features 。。。。。。。。。。。。。 634 23.3 TSC functional description 635 23.3.1 TSC block diagram 635 23.3.2 Surface charge transfer acqui isition overview 23.3.3 Reset and clocks..,,......。..,,.,.。...,..,..,...,.... 5 23.3.4 Charge transfer acquisition sequence 638 23.3.5 Spread spectrum feature 639 23.3.6 Max count error 639 23.3.7 Sampling capacitor and channel mode selection 640 233.8 Acquisition mode 641 23.3.9 1/O hysteresis and analog switch control. 23.4 TSC low-power modes 642 23.5 TSC interrupts 642 23.6 TSC registers 643 23.61 TSC control register(TSC_CR) 643 23.6.2 TSC interrupt enable register (TSC IER).................. .645 RM0394 Rev4 19/1600

RM0394 Rev 4 19/1600 RM0394 Contents 43 22.3.1 General description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 604 22.3.2 Frequency generator . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 605 22.3.3 Common driver . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 606 22.3.4 Segment driver . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 609 22.3.5 Voltage generator and contrast control . . . . . . . . . . . . . . . . . . . . . . . . 613 22.3.6 Double buffer memory . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 617 22.3.7 COM and SEG multiplexing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 617 22.3.8 Flowchart . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 622 22.4 LCD low-power modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 623 22.5 LCD interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 623 22.6 LCD registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 625 22.6.1 LCD control register (LCD_CR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 625 22.6.2 LCD frame control register (LCD_FCR) . . . . . . . . . . . . . . . . . . . . . . . . 626 22.6.3 LCD status register (LCD_SR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 629 22.6.4 LCD clear register (LCD_CLR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 630 22.6.5 LCD display memory (LCD_RAM) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 630 22.6.6 LCD register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 632 23 Touch sensing controller (TSC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 634 23.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 634 23.2 TSC main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 634 23.3 TSC functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 635 23.3.1 TSC block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 635 23.3.2 Surface charge transfer acquisition overview . . . . . . . . . . . . . . . . . . . 635 23.3.3 Reset and clocks . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 637 23.3.4 Charge transfer acquisition sequence . . . . . . . . . . . . . . . . . . . . . . . . . 638 23.3.5 Spread spectrum feature . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 639 23.3.6 Max count error . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 639 23.3.7 Sampling capacitor I/O and channel I/O mode selection . . . . . . . . . . . 640 23.3.8 Acquisition mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 641 23.3.9 I/O hysteresis and analog switch control . . . . . . . . . . . . . . . . . . . . . . . 641 23.4 TSC low-power modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 642 23.5 TSC interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 642 23.6 TSC registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 643 23.6.1 TSC control register (TSC_CR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 643 23.6.2 TSC interrupt enable register (TSC_IER) . . . . . . . . . . . . . . . . . . . . . . 645

Contents RM0394 2363 TSC interrupt clear register(TSC_ICR) 4 646 23.6.4 TSC interrupt status register(TSC_ISR).......................647 236.5 TSC l/O hysteresis control register(TSC_IOHCR) .647 23.6.6 TSC I/O analog switch control register (TSC_IOASCR) 648 23.6.7 TSC l/O sampling control register (TSC IOSCR).............. 648 23.6.8 TSC channel control register (TSC_IOCCR) 649 23.6.9 TSC group control status register (TSC_IOGCSR) 64g 23.6.10 TSC I/O group x counter register (TSC_lOGxCR). 650 23.6.11 TSC register map 651 24 True random number generator(RNG)....................... 653 24.1 Introduction 653 24.2 RNG main features 653 24.3 RNG functional description.................................. 654 24.3.1 RNG block diagram 654 24.3.2 RNG internal signals 。 654 24.3.3 Random number generation 655 24.3.4 RNG initialization 657 24.3.5 RNG operation..................................... 2436 RNG clocking 658 24.3.7 Error management 658 24.4 RNG low-power usage 659 24.5 RNGinterrupts....... 659 24.6 RNG processing time 659 24.7 Entropy source validation 660 24.71 Introduction....................................... 660 24.7.2 Validation conditions 660 24.8 RNG registers.............. 661 24.8.1 RNG control register (RNG CR) .661 24.82 RNG status register(RNG_SR) 662 24.8.3 RNG data register(RNG_DR) 24.8.4 RNG register map 664 AES hardware accelerator(AES) 665 251 Introduction 665 25.2 AES main features… 20/1600 RM0394 Rev4 7

Contents RM0394 20/1600 RM0394 Rev 4 23.6.3 TSC interrupt clear register (TSC_ICR) . . . . . . . . . . . . . . . . . . . . . . . . 646 23.6.4 TSC interrupt status register (TSC_ISR) . . . . . . . . . . . . . . . . . . . . . . . 647 23.6.5 TSC I/O hysteresis control register (TSC_IOHCR) . . . . . . . . . . . . . . . 647 23.6.6 TSC I/O analog switch control register (TSC_IOASCR) . . . . . . . . . . . 648 23.6.7 TSC I/O sampling control register (TSC_IOSCR) . . . . . . . . . . . . . . . . 648 23.6.8 TSC I/O channel control register (TSC_IOCCR) . . . . . . . . . . . . . . . . . 649 23.6.9 TSC I/O group control status register (TSC_IOGCSR) . . . . . . . . . . . . 649 23.6.10 TSC I/O group x counter register (TSC_IOGxCR) . . . . . . . . . . . . . . . . 650 23.6.11 TSC register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 651 24 True random number generator (RNG) . . . . . . . . . . . . . . . . . . . . . . . . 653 24.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 653 24.2 RNG main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 653 24.3 RNG functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 654 24.3.1 RNG block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 654 24.3.2 RNG internal signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 654 24.3.3 Random number generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 655 24.3.4 RNG initialization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 657 24.3.5 RNG operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 657 24.3.6 RNG clocking . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 658 24.3.7 Error management . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 658 24.4 RNG low-power usage . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 659 24.5 RNG interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 659 24.6 RNG processing time . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 659 24.7 Entropy source validation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 660 24.7.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 660 24.7.2 Validation conditions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 660 24.8 RNG registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 661 24.8.1 RNG control register (RNG_CR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 661 24.8.2 RNG status register (RNG_SR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 662 24.8.3 RNG data register (RNG_DR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 663 24.8.4 RNG register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 664 25 AES hardware accelerator (AES) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 665 25.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 665 25.2 AES main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 665