第7章数据流模型化 本章讲述 Verilog HDL语言中连续赋值的特征。连续赋值用于数据流行为建模:相反,过 程赋值用于(下章的主题)顺序行为建模。组合逻辑电路的行为最好使用连续赋值语句建模

在前一章中,我们介绍了Verilog HDL提供的内置基本门本章讲述Verilog HDL指定用户 定义原语UDP的能力。 UDP的实例语句与基本门的实例语句完全相同,即UDP实例语句的语法与基本门的实例 语句语法一致

第5章门电平模型化 本章讲述 Verilog HDL为门级电路建模的能力,包括可以使用的内置基本门和如何使用它 们来进行硬件描述

第4章表达式 本章讲述在 Verilog HDL中编写表达式的基础。 表达式由操作数和操作符组成。表达式可以在出现数值的任何地方使用

第3章 Verilog语言要素 本章介绍 Verilog HDL的基本要素,包括标识符、注释、数值、编译程序指令、系统任务 和系统函数。另外,本章还介绍了 Verilog硬件描述语言中的两种数据类型

第2章HDL指南 本章提供HDL语言的速成指南

本章介绍 Verilog HDL语言的发展历史和它的主要能力

本章给出了一些用 Verilog hdl编写的硬件建模实例

本章介绍了如何编写测试验证程序(test bench)测试验证程序用于测试和验证设计的正 确性。Verilog HDL提供强有力的结构来说明测试验证程序

本章讲述诸如函数、任务、层次结构、值变转储文件和编译程序指令等多种论题