层次联接器符号和总线 为了进一步简化模块原理图画法,有时常常 在模块上定义多重引脚,如图75(b)所示 01010100 10010101 每个多重引脚代表 004304(so 组相关信号的集 合,允许把总线直 01010010 PinS(3: 0) 接联接到模块的引 10010010 S(3:0) 脚上,但是必须清 1001b10 B(3:0) PinB(3: 0) 楚每条总线代表的 00101001 FA4 是4个信号的联接。 0101000 (b)
层次联接器符号和总线 ➢为了进一步简化模块原理图画法，有时常常 在模块上定义多重引脚，如图7-5(b)所示。 PinA(3:0) PinS(3:0) PinB(3:0) A(3:0) B(3:0) S (3:0) FA4 (b) 每个多重引脚代表 一组相关信号的集 合，允许把总线直 接联接到模块的引 脚上，但是必须清 楚每条总线代表的 是4个信号的联接
层次化设计的模拟 采用层次设计实现的系统必须进行设计模拟 和验证。一个层次设计中最底层的元件或模 块必须首先进行模拟仿真,当其工作正确之 1001010 00后,再进行高一抽象级别模块的模拟仿真。 01010最后还要对最上层系统进行模拟仿真,最终 100完成系统设计 10010101 00101001 0101000
层次化设计的模拟 ➢采用层次设计实现的系统必须进行设计模拟 和验证。一个层次设计中最底层的元件或模 块必须首先进行模拟仿真，当其工作正确之 后，再进行高一抽象级别模块的模拟仿真。 最后还要对最上层系统进行模拟仿真，最终 完成系统设计
层次化设计的模拟 在模拟仿真时,首先要将模块用相应的电路 来代替,称为展平,展平工作一直做到最底 01010层模块都用基本的逻辑门实现为止。 00在展平过程中所有元件及所有的信号线都必 00须有指定过的名称。 01010010 0模拟仿真结果可以是给出正确的波形,也可 0o是给出一些时延参数。图6给出的是用总 00线表示的波形。 0101000
层次化设计的模拟 ➢在模拟仿真时，首先要将模块用相应的电路 来代替，称为展平，展平工作一直做到最底 层模块都用基本的逻辑门实现为止。 ➢在展平过程中所有元件及所有的信号线都必 须有指定过的名称。 ➢模拟仿真结果可以是给出正确的波形，也可 以是给出一些时延参数。图６给出的是用总 线表示的波形
层次化设计的模拟 图6给出的是用总线表示的波形。 TimeA(3:0)B(3:0)S(3:0) A(3:0)000 0110 0110 000000000000 011001010000 B(3:0)0000 0101 0001 011001011011 01 10011000011011 s83000×0Xq 12 011000010111 1(01010 15 Time 00101001 表格形式的模拟值 波形表示的模拟值
层次化设计的模拟 ➢图６给出的是用总线表示的波形。 0111 1011 1011 0000 0000 S(3:0) 0110 0110 0110 0110 0000 A(3:0) 0001 0001 0101 0101 0000 B(3:0) 12 10 7 5 0 Time A(3:0) B(3:0) S(3:0) 0000 0000 0000 0110 0110 0101 0001 1011 0111 0 5 10 15 Time 表格形式的模拟值 波形表示的模拟值
72可编程逻辑器件基础 >1PLD的逻辑表示 (1)PLD中阵列及其阵列交叉点的逻辑表示 010(2)PLD中基本逻辑单元的PLD表示 1001010 0002逻辑阵列的PLD表示法应用举例 01010010 10010010 10010101 00101001 0101000
7.2 可编程逻辑器件基础 ➢⒈PLD的逻辑表示 ⑴PLD中阵列及其阵列交叉点的逻辑表示 ⑵PLD中基本逻辑单元的PLD表示 ➢⒉逻辑阵列的PLD表示法应用举例