画层次原理图 大学 > Adder的模块由4个一位全加 GND 这四个子模块分别起名为adr、a addo Moudle: fAl 01010add3。 10010101 add1 00101010 3 Moudle: fal 01010010 10010010 Adder Moudle: fal 10010 Module Keypad 0010101 input FA4 dd3 01010 Moudle: FAl NC
画层次原理图 ➢ Adder的模块由4个一位全加器子模块FA1实现， 这四个子模块分别起名为add0、add1、add2、 add3。 Adder Module: FA4 Keypad input Storage register Display dirver add0 Moudle:FA1 add1 Moudle:FA1 add2 Moudle:FA1 add3 Moudle:FA1 a0 b0 a1 a2 a3 b1 b2 b3 s0 s1 s2 s3 GND NC
画层次原理图 大学 构成一位全加器的各个逻辑门及其信号线也要起 一个名,它们的名字分别是X1、x2、A1、A2、4、 01010R1o 10010101 X 00101010 01010010 b A 10010010 10010101 Co R 00101001 0101000 3
画层次原理图 ➢ 构成一位全加器的各个逻辑门及其信号线也要起 一个名，它们的名字分别是Ｘ1、Ｘ2、A1、A2、A3、 R1。 A1 X1 X2 A2 R1 A3 a b cin s cout x1
画层次原理图大 为了调试或模拟仿真,常常要研究模块中的一个 010LO 指定信号。例如,假设要研究图7-3中1位全加器 FA1的工作情况,需要观察完整系统模拟时的信号 010101t 的值。 10010 00因为有4个FA1的例化,例化名称要被合并成如下f 000的信号名,顶层模块名/次层模块名:信号名 0闲此,要监视全加器ad2这个例化中信号线x的 时候,这个信号名应该写成 Adder/add2:x通过 0上述的书写规则,就可指定顶层模块中ade中的 00101 模块ad的信号x,这个起名规则可以扩展到任 0101 何一个层次
画层次原理图 ➢ 为了调试或模拟仿真，常常要研究模块中的一个 指定信号。例如，假设要研究图7-3中１位全加器 FA1的工作情况，需要观察完整系统模拟时的信号 x1的值。 ➢ 因为有４个FA1的例化，例化名称要被合并成如下 的信号名，顶层模块名／次层模块名：信号名。 因此，要监视全加器add2这个例化中信号线x1的 时候，这个信号名应该写成Adder／add2：x1通过 上述的书写规则，就可指定顶层模块中adder中的 模块add2的信号x1，这个起名规则可以扩展到任 何一个层次
层次联接器符号和总线 为了建立层次原理图,一个抽象级别的模块 输入和输出引脚的名称要与次层模块原理图 00相应信号的名称保持唯一性或者一致性如 图7-4所示。输入连接器 输出 00101010 Module: FAl 连接器 01010010 10010010 b 10010 b 00101001 R Cin 01010 3
层次联接器符号和总线 ➢为了建立层次原理图，一个抽象级别的模块 输入和输出引脚的名称要与次层模块原理图 相应信号的名称保持唯一性或者一致性，如 图7-４所示。 A1 X1 X2 A2 R1 A3 a b cin s cout x1 Module :FA1 a b cin s cout 输入连接器 输出 连接器
层次联接器符号和总线 当模块有多重输入和输出信号时,层次的相 互连接器画成如图75所示的总线形式。 01010 A63:0) 10010101 A(0) 00101010 A(3) S(0) 01010p0B(3:0) S(3:0) FA4 10010010 B(0) B S(3) 10010101 B()B2 B(3) 00101001 m43:0)={4(3)4(2)4()A(0 0101000 B(3:0)={B(3)B(2)B(1)B(0) s3:)={S(3)S(2)S(1)S0}
层次联接器符号和总线 ➢当模块有多重输入和输出信号时，层次的相 互连接器画成如图7-5所示的总线形式。 A(3:0)={A(3) A(2) A(1) A(0)} B(3:0)={B(3) B(2) B(1) B(0)} S(3:0)={S(3) S(2) S(1) S(0)} FA4 A(3:0) B(3:0) S (3:0) A(0) A(1) A(2) A(3) B(0) B(1) B(2) B(3) S(0) S(1) S(2) S(3) A0 A1 A2 A3 B0 B1 B2 B3 S0 S1 S2 S3 (a)