外部输入 组合逻辑网络 外部输出 控制信号 控制信号 现态 (Q状态|激励信号 寄存器 图12.13控制器模型 控制器的描述方法:状态转移图或状态转移表
11 组合逻辑网络 外部输入 控制信号 外部输出 控制信号 S (Q)状态 寄存器 C 现态 激励信号 图12.1.3 控制器模型 控制器的描述方法：状态转移图或状态转移表
二、对数字系统的时序的约定 1.同步数字系统 (1)只有一个系统时钟; (2)输入信号都与系统时钟同步 (3)系统时钟同时到达所有存储元件的时钟脉冲 输入端。 CP 一现态 次态 图1214系统时钟脉冲波形 12
12 二、对数字系统的时序的约定 1.同步数字系统 (1)只有一个系统时钟； (2)输入信号都与系统时钟同步； (3)系统时钟同时到达所有存储元件的时钟脉冲 输入端。 CP 现态 次态 图12.1.4 系统时钟脉冲波形
Q=F(X, 2", C) 1)最小时钟周期 Q m t Z=G(X, 0, C 输入x 信号 组合逻辑网络[z信号 S=R(X, 2") 控制网络 外部输入 控制信号 组合逻辑网络 外部输出 控制信号 现态 (Q状态 寄存器 13
13 组合逻辑网络 Qm Q1 m 1 … 输入 … 信号 输出 信号 … S 控制网络 … 1 m C X Z 组合逻辑网络 外部输入 控制信号 外部输出 控制信号 (Q)状态 寄存器 现态 1）最小时钟周期 Q F( X ,Q ,C ) n n = +1 Z G(X,Q ,C) n = ( , ) n S = R X Q
2.最小时钟周期 CP↑→S(状态信号)稳定→C(控制信号)稳 定→τ(寄存器功能选择信号)、Z(输出) 稳定→CP个。 3.异步输入信号转换成同步输入信号 异步输入信号:早于或晚于系统时钟有效沿出 现的输入信号。 14
14 2.最小时钟周期 CP↑→S（状态信号）稳定→C（控制信号）稳 定→τ（寄存器功能选择信号）、Z（输出） 稳定→CP↑。 3.异步输入信号转换成同步输入信号 异步输入信号：早于或晚于系统时钟有效沿出 现的输入信号
CP 几-个L几几 异步输入a 异步输入b 同步化后 的输入A 同步化后 的输入B 15
15 CP 异步输入a 异步输入b 同步化后 的输入A 同步化后 的输入B