东北大学 5.设计库及库元件 >在层次设计中所用的模块有两种:一是预先设计 好的标准模块,二是由用户设计的具有特定应用 10010101 00能的模块。前者一般要存放在EDA开发系统中 0101各种类型的文件库之中,后者必须经过模型仿真 100调试证明无误后,建立一个图形符号存放在用 10010 户的设计库中准备在更上层的设计中使用。 0010100 101001 2021/2/24 东北大学信息学段
2021/2/24 东北大学信息学院 26 5. 设计库及库元件 ➢ 在层次设计中所用的模块有两种：一是预先设计 好的标准模块，二是由用户设计的具有特定应用 功能的模块。前者一般要存放在EDA开发系统中 各种类型的文件库之中，后者必须经过模型仿真 和调试证明无误后，建立一个图形符号存放在用 户的设计库中准备在更上层的设计中使用
>也同使用设计库中的逻辑门电路一样,设计库中的N 个比较高级模块一般都要由两个模型构成,一个是 模块的图形符号,另一个是模块的功能模型。图形符 号在建立原理图时使用,功能模型在逻辑模拟仿真时 使用。模块的功能模型可以是逻辑图形式,也可以是 O VHDL描述的,还可以是真值表或逻辑方程式描述的。 0一个已知的图形符号可以用来代表一个或几个功能模 型,这些模型的功能相同,参数可以不同。就象2输 入7400、74S00,74S00,功能相同,但是传输延时 功耗不相同。 2021/2/24 。东北大学信息学院一
2021/2/24 东北大学信息学院 27 ➢也同使用设计库中的逻辑门电路一样，设计库中的 一个比较高级模块一般都要由两个模型构成，一个是 模块的图形符号，另一个是模块的功能模型。图形符 号在建立原理图时使用，功能模型在逻辑模拟仿真时 使用。模块的功能模型可以是逻辑图形式，也可以是 VHDL描述的，还可以是真值表或逻辑方程式描述的。 一个已知的图形符号可以用来代表一个或几个功能模 型，这些模型的功能相同，参数可以不同。就象2输 入7400、74LS00，74S00，功能相同，但是传输延时， 功耗不相同
6.画层次原理图 大学 画层次原理图类似用逻辑门符号画一个逻辑图 样,先将选用的模块符号和连结器符号放在画页 上,然后用连线将它们连结起来,最后将选用的 10010 0符号名放在相应的模块及其结点上。选用符号名 01010要注意遵循以下规则:一般把在一个层次原理图 0中所使用的模块的每一个拷贝叫做这个模块的例 1001010 0010 101001 2021/2/24 东北大学信息学段
2021/2/24 东北大学信息学院 28 ６．画层次原理图 ➢ 画层次原理图类似用逻辑门符号画一个逻辑图一 样，先将选用的模块符号和连结器符号放在画页 上，然后用连线将它们连结起来，最后将选用的 符号名放在相应的模块及其结点上。选用符号名 要注意遵循以下规则：一般把在一个层次原理图 中所使用的模块的每一个拷贝叫做这个模块的例 化
东北大学 为了模拟仿真和建立设计文件,每个例化都要起 一个名字,如在图7-3中4位全加器模块FA4起名 为Ader;名为Ader模块由4个一位全加器子模 1001010 00FA1实现,这四个子模块分别起名为d0、add、 010ad2、add3。同样,构成一位全加器的各个逻辑 其信号线也要起一个名,它们的名字分别是x 100100 001、X2、A、A2、A3、R1。为了调试或模拟仿真, 常常要研究模块中的一全指定信易 2021/2/24 东北大学信息学院
2021/2/24 东北大学信息学院 29 ➢为了模拟仿真和建立设计文件，每个例化都要起 一个名字，如在图7-３中４位全加器模块FA4起名 为Adder；名为Adder的模块由4个一位全加器子模 块FA1实现，这四个子模块分别起名为add0、add1、 add2、add3。同样，构成一位全加器的各个逻辑 门及其信号线也要起一个名，它们的名字分别是Ｘ 1、Ｘ2、A1、A2、A3、R1。为了调试或模拟仿真， 常常要研究模块中的一个指定信号
GND Adder torage Moudle: FA egister Keypad input Module: Fa4 Display dirver Moudle: FA a add Moudle: FA b Cout adds Ri Moudle: fA NC 00101001 (by 图73层次设计示意图≌ (a)项层图(b)模块FA4的次晨图e)子模块顾次层原理图
2021/2/24 东北大学信息学院 30 Adder Module:FA4 Keypad input Storagpr egister Display dirver A1 X1 X2 A2 R1 A3 a b cin s cout x1 add0 Moudle :FA 1 add1 Moudle:FA 1 add2 Moudle:FA 1 add3 Moudle:FA 1 a0 b0 a1 a2 a3 b1 b2 b3 s0 s1 s2 s3 GND NC （a） （c） （b） 图7-3 层次设计示意图 （a）顶层图（b）模块FA4的次层图（c）子模块FA1的次层原理图