/第3章仍24编程基础 2.ⅤHDL源程序 )或门的逻辑描述 IEEE库的使用说明 LIBRARY IEEE USE IEEE STD LOGIC 1164ALL: 实体OR2的说明 ENTITY OR2 IS PORT(A, B: IN STD LOGIC; C: OUT STD LOGIC) END ENTITY OR2 实体OR2的结构体ART1的说明 ARCHITECTURE ARTI OF OR2 IS BEGIN C<=A OR B END ARCHITECTURE ARTI
第3章 VHDL编程基础 2. VHDL源程序 1) 或门的逻辑描述 -- IEEE库的使用说明 LIBRARY IEEE； USE IEEE.STD_LOGIC_1164.ALL； --实体OR2的说明 ENTITY OR2 IS PORT(A，B：IN STD_LOGIC； C：OUT STD_LOGIC)； END ENTITY OR2； --实体OR2的结构体ART1的说明 ARCHITECTURE ART1 OF OR2 IS BEGIN C<=A OR B； END ARCHITECTURE ART1；
/第3章仍24编程基础 2)半加器的逻辑描述 IEEE库的使用说明 LIBRARY IEEE USE IEEE STD LOGIC 1164ALL: 实体 H ADDER的说明 ENTITYH ADDER IS PROT(A, B: IN STD LOGIC; CO, SO: OUT STD LOGIC);
第3章 VHDL编程基础 2) 半加器的逻辑描述 -- IEEE库的使用说明 LIBRARY IEEE； USE IEEE.STD_LOGIC_1164.ALL； --实体H_ADDER的说明 ENTITY H_ADDER IS PROT(A，B：IN STD_LOGIC； CO，SO：OUT STD_LOGIC)；
/第3章仍24编程基础 END ENTITY H ADDER: 实体 H ADDER的结构体ART2的说明 ARCHITECTURE ART2 OF H ADDER IS BEGIN SO<=(AOR B)AND (ANAND B); CO<=NOT(ANAND B); END ARCHITECTURE ART2
第3章 VHDL编程基础 END ENTITY H_ADDER； -- 实体H_ADDER的结构体ART2的说明 ARCHITECTURE ART2 OF H_ADDER IS BEGIN SO<=(A OR B) AND (A NAND B)； CO<=NOT (A NAND B)； END ARCHITECTURE ART2；
第3章24编程基础 3)全加器的逻辑描述 IEEE库的使用说明 LIBRARY IEEE USE IEEESTD LOGIC 1164ALL: 实体 F ADDER的说明 ENTITY F ADDER IS PORT(aIN, BIN, CIN: IN STD LOGIC; COUT, SUM: OUT STD LOGIC) END ENTITY F ADDER 实体 F ADDER的结构体ART3的说明 ARCHITECTURE ART3 OF F ADDER IS 元件调用声明
第3章 VHDL编程基础 3) 全加器的逻辑描述 -- IEEE库的使用说明 LIBRARY IEEE； USE IEEE.STD_LOGIC_1164.ALL； --实体F_ADDER的说明 ENTITY F_ADDER IS PORT(AIN，BIN，CIN：IN STD_LOGIC； COUT，SUM： OUT STD_LOGIC)； END ENTITY F_ADDER； --实体F_ADDER的结构体ART3的说明 ARCHITECTURE ART3 OF F_ADDER IS --元件调用声明
/第3章仍24编程基础 COMPONENT H ADDER PORT(A, B: IN STD LOGIC; CO, SO: OUT STD LOGIC) END COMPONENT COMPONENT OR2 PORT(A, B: IN STD LOGIC; C: OUT STD LOGIC) END COMPONENT SIGNAL D, E, F: STD LOGIC 元件连接说明 BEGIN Ul: H ADDER PORT MAP(A>AIN, B=>BiN, CO=>D,so=>E); U2: H ADDER PORT MAP(A→>E,B=>CIN,CO→>F,SO→>SUM); U3: OR2 PORT MAP(A=>D,B=>F, C=>COUT); END ARCHITECTURE ART3
第3章 VHDL编程基础 COMPONENT H_ADDER PORT(A，B：IN STD_LOGIC； CO，SO：OUT STD_LOGIC)； END COMPONENT； COMPONENT OR2 PORT(A，B：IN STD_LOGIC； C： OUT STD_LOGIC)； END COMPONENT； SIGNAL D，E，F：STD_LOGIC； --元件连接说明 BEGIN U1：H_ADDER PORT MAP(A=>AIN，B=>BIN，CO=>D，SO=>E)； U2：H_ADDER PORT MAP(A=>E，B=>CIN，CO=>F，SO=>SUM)； U3：OR2 PORT MAP(A=>D，B=>F，C=>COUT)； END ARCHITECTURE ART3；