教字逻辑设计及应用 第5章组合逻辑设计实践(二) 文档标准和电路定时 常用的中规模组合逻辑器件
第5章 组合逻辑设计实践(二) 数字逻辑设计及应用 文档标准和电路定时 常用的中规模组合逻辑器件
5.6三态器件 三态缓冲景(三态驱动器) 标准S和MS三态缓冲景 74×125:低电平使能,输出不反相 74x12:高电平使能,输出不反相广独立使能 74x541:两个公共使能端,低电平使能, 施密特触发输入,输出不反相(P272图5-57)
5.6 三态器件 三态缓冲器（三态驱动器） 74x125：低电平使能，输出不反相 74x126：高电平使能，输出不反相 独立使能 74x541：两个公共使能端，低电平使能， 施密特触发输入，输出不反相（P272图5-57） 标准SSI和MSI三态缓冲器
典型的三态器件,进入高阻态比离开高阻态快e 冲突( fighting) 74X138 PO EN1 G1 YO EN2_L-d G2A Y1 P1 EN3 L 9G28Y2 Y3-: SDATA Y4b-: SSRC( SSRC1 SSRC2 ABc Y5 b Y6 Y 利用使能端进行时序控制PA
A B C G1 G2A G2B Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 74x138 EN1 EN2_L EN3_L SSRC0 SSRC1 SSRC2 冲突（fighting） 利用使能端进行时序控制 三态器件允许信号共享单个 典型的三态器件，进入高阻态比离开高阻态快 “同线”（party line） P0 P1 P7 SDATA
SSRC(2:0] O X 12M3 EN1 EN2 L EN3 L SDATA P7 H& PO》,P》P2》P3 max(tpLZmax, tpHZmax) min(tpzLmins tpzHmin) 截止时间
EN1 EN2_L, EN3_L max(tpLZmax, tpHZmax) min(tpZLmin, tpZHmin) SSRC[2:0] 7 0 1 2 3 SDATA P7 P0 P1 P2 P3 截止时间
数据总线( Data bus)的表示法 74X541 74x541 d G1 G1 >∞2v 9 G2Y1 A1 A1 A8 Y7 A8 Y7 DB[O: 7]
A1 A8 G1 G2 Y1 Y7 74x541 DB[0:7] A1 A8 G1 G2 Y1 Y7 74x541 数据总线（ Data Bus ）的表示法