第 基础语言结构 VHDL硬件模型的主要构成是 设计实体( Design Entity) 它可以表示一个电路单元(cl)l、芯片(chip) 电路板( board)或电子系统 subsystem)
第二节 基础语言结构 VHDL硬件模型的主要构成是 设计实体（Design Entity)。 它可以表示一个电路单元(cell) 、芯片(chip) 电路板(board) 或电子系统(subsystem)
设计实体由两部分构成:实体声明( Entity Declaration) 结构体、( Architecture Body) Design entity Entity declaration Architecture body
设计实体由两部分构成： 设计实体由两部分构成： 实体声明（Entity Declaration) Entity Declaration) 结构体 （Architecture Body) Architecture Body) Design Entity Entity Declaration Architecture Body
库单元: 可独立存在于一个设计文件中 并被编译的硬件描述(模型)的部分
库单元： 可独立存在于一个设计文件中， 并被编译的硬件描述（模型）的部分
四种库单元: 实体声明 结构体 封装声明( Package Declaration) 封装体( Package Body) 允许声明( Declaration)和体Body) 的部分分别被编译
四种库单元： 实体声明 结构体 封装声明 （Package Declaration) 封装体 (Package Body) 允许声明(Declaration)和体(Body) 的部分分别被编译
实体声明定义了设计实体与外部的接口 结构: ENTITY identifier IS entity header (generic and/or port clauses) entity declarative part (declarations for subprograms types signa BEGIN entity statement part END identifier
实体声明定义了设计实体与外部的接口 结构： ENTITY identifier IS entity_header --(generic and/or port clauses) entity_declarative_part --(declarations for subprograms, -- types, signals, ……) BEGIN entity_statement_part END identifier ;