2.3硬件描述语言VerilogHDL基础2.3.1Verilog语言的基本语法规则2.3.2变量的数据类型2.3.3Verilog程序的基本结构2.3.4逻辑功能的仿真与测试
2.3.1 Verilog语言的基本语法规则 2.3.2 变量的数据类型 2.3.3 Verilog程序的基本结构 2.3.4 逻辑功能的仿真与测试 2.3 硬件描述语言Verilog HDL基础
2.3硬件描述语言VerilogHDL基础硬件描述语言HDL(HardwareDescriptionLanguag）类似于高级程序设计语言.它是一种以文本形式来描述数字系统硬件的结构和行为的语言，用它可以表示逻辑电路图、逻辑表达式，复杂数字逻辑系统所的逻辑功能。HDL是高层次自动化设计的起点和基础
硬件描述语言HDL(Hardware Description Languag ) 类似于高级程序设计语言.它是一种以文本形式来描 述数字系统硬件的结构和行为的语言,用它可以表示 逻辑电路图、逻辑表达式，复杂数字逻辑系统所的逻 辑功能。HDL是高层次自动化设计的起点和基础. 2.3 硬件描述语言Verilog HDL基础
计算机对HDL的处理：逻辑仿真是指用计算机仿真软件对数字逻辑电路的结构和行为进行预测.仿真器对HDL描述进行解释，以文本形式或时序波形图形式给出电路的输出。在仿真期间如发现设计中存在错误，就再要对HDL描述进行及时的修改。逻辑综合是指从HDL描述的数字逻辑电路模型中导出电路基本元件列表以及元件之间的连接关系（常称为门级网表）的过程。类似对高级程序语言设计进行编译产生目标代码的过程.产生门级元件及其连接关系的数据库，根据这个数据库可以制作出集成电路或印刷电路板PCB。4
计算机对HDL的处理: 逻辑综合 是指从HDL描述的数字逻辑电路模型中导出电路基 本元件列表以及元件之间的连接关系（常称为门级网表）的过 程。类似对高级程序语言设计进行编译产生目标代码的过程.产 生门级元件及其连接关系的数据库，根据这个数据库可以制作 出集成电路或印刷电路板PCB。 逻辑仿真 是指用计算机仿真软件对数字逻辑电路的结构和行为 进行预测.仿真器对HDL描述进行解释，以文本形式或时序波形图 形式给出电路的输出。在仿真期间如发现设计中存在错误，就再 要对HDL描述进行及时的修改
2.3.1Verilog语言的基本语法规则为对数字电路进行描述（常称为建模），Verilog语言规定了一套完整的语法结构1.间隔符：Verilog的间隔符主要起分隔文本的作用，可以使文本错落有致，便于阅读与修改间隔符包括空格符（lb）、TAB键（lt）、换行符（ln）及换页符。2：注释符：注释只是为了改善程序的可读性，在编译时不起作用多行注释符（用于写多行注释）：/*---*/；单行注释符：以//开始到行尾结束为注释文字A
2.3.1 Verilog语言的基本语法规则 为对数字电路进行描述（常称为建模），Verilog语言规定 了一套完整的语法结构。 1．间隔符: Verilog 的间隔符主要起分隔文本的作用，可以使 文本错落有致，便于阅读与修改。 间隔符包括空格符（\b）、TAB 键（\t）、换行符（\n）及 换页符。 2．注释符:注释只是为了改善程序的可读性，在编译时不起作用。 多行注释符(用于写多行注释): /* - */； 单行注释符 :以//开始到行尾结束为注释文字
3.标识符和关键词电路的输入与输出端口、变标识符：给对象（如模块名、量等）取名所用的字符串。以英文字母或下划线开始如，clk、counter8、net、busA。关键词：是Verilog语言本身规定的特殊字符串，用来定义语言的结构。例如，module、endmodule、input、output、wire、reg、and等都是关键词。关键词都是小写，关键词不能作为标识符使用。4.逻辑值集合为了表示数字逻辑电路的逻辑状态，Verilog语言规定了4种基本的逻辑值0逻辑0、逻辑假1逻辑1、逻辑真x或X不确定的值（未知状态）z或Z高阻态D
为了表示数字逻辑电路的逻辑状态，Verilog语言规定了 4种基本的逻辑值。 0 逻辑0、逻辑假 1 逻辑1、逻辑真 x或X 不确定的值（未知状态） z或Z 高阻态 标识符:给对象（如模块名、电路的输入与输出端口、变 量等）取名所用的字符串。以英文字母或下划线开始 如，clk、counter8、_net、bus_A。 关键词:是Verilog语言本身规定的特殊字符串，用来定义 语言的结构。例如，module、endmodule、input、 output、wire、reg、and等都是关键词。关键词都是小 写，关键词不能作为标识符使用 。 4．逻辑值集合 3．标识符和关键词