《CMOS模拟系统设计》课程教学资源（教案）基于下极板采样和噪声抵消结构的低功耗逐次逼近模数转换器设计.pdf

基于下极板采样和噪声抵消结构的低功耗逐次逼近模数转换器设计摘要：随着集成电路制造工艺的不断发展，芯片内的供电电压越来越低，总体功耗也在不断减小。模数转换器（Analog-to-DigitalConverter，ADC）作为连接模拟世界与数字领域的桥梁，是系统内不可或缺的一部分，应适应逐渐变低的电源电压，并尽量降低自身功耗以减小系统整体功耗。逐次逼近型（SuccessiveApproximationRegister，SAR）ADC因其功耗极低并与工艺节点发展相兼容的特点而备受关注。本案例分为两部分，第一部分是设计并实现一个工程较为成熟的1MSPS、10bit的传统结构SARADC，包括指标分析、结构选型、电路搭建与仿真。最终在cadenceEDA软件中验证ADC的整体功能和动态参数指标。第二部分则是参考一种前沿的ADC结构，搭建一个下极板采样并带有kT/C噪声抵消技术的SARADC，在低功耗逐次逼近模数转换器中复现采样噪声抵消技术。本案例使学生熟悉SARADC正向设计的各个流程，培养学生使用cadenceEDA软件验证电路设计的能力，并通过对论文的复现，来引导学生阅读和了解学术界关于SARADC的研究现状，对于培养集成电路工程方向研究生具有一定的指导意义。关键词：模数转换器；SARADC；采样噪声抵消技术背景信息在集成电路（IC）工程的实践教学中，很多学生在将的理论知识应用于实际的工程设计时面临较大的困难。尤其是一些理论较为抽象，而工程实践由面临诸多非理想因素影响的电路，例如模数转换器（Analog-to-DigitalConverter，ADC）。ADC是IC设计工程领域公认的技术难度极高的模拟IC电路，被誉为模拟IC“王冠上明珠”，是集成电路工程学生学习的难点和重点。ADC是连接模拟世界与数字领域的桥梁。自然界中的光、热、声音等连续时间的模拟信号经由ADC转换成离散的数字信号，以供系统后端的数字处理器使用[!。随着集成电路制造工艺的不断发展，处理器中数字电路的供电电压越来越低，其功耗也在不断减小。为了提高系统集成度而使用先进工艺实现的ADC应适应逐渐变低的电源电压，并降低自身功耗以减小系统整体功耗。低功耗在电池供电的应用系统中尤为重要。此外，在信号检测、物联网等应用领域，ADC需要具备一定的精度。由此可见，高精度与低功耗是当前应用领域下ADC应具备的主要性能。在不同结构的ADC中，逐次逼近型（SuccessiveApproximationRegister，SAR）ADC有着其独特的优势。SARADC的主体结构由电容阵列（CDAC）、比较器和逻辑电路组成。由于其简单的结构（仅需一个比较器）和大部分电路可由数字实现的特点，SARADC的功耗极低，并且与工艺节点的发展相兼容2]。与其他带有采样保持电路的ADC一样，SARADC前端采样开关的导通*作者简介：张鸿，男，四川雅安人，西安交通大学教授，主要研究领域为数模混合信号集成电路设计：戴智超，福建泉州人，西安交通大学硕士研究生，研究方向为模数转换器设计

基于下极板采样和噪声抵消结构的低功耗逐次逼近模数转换器设计1 摘要：随着集成电路制造工艺的不断发展，芯片内的供电电压越来越低，总体功耗也在不断减小。模数转换器（Analog-to-Digital Converter，ADC）作为连接模拟世界与数字领域的桥梁，是系统内不可或缺的一部分，应适应逐渐变低的电源电压，并尽量降低自身功耗以减小系统整体功耗。逐次逼近型（Successive Approximation Register，SAR）ADC 因其功耗极低并与工艺节点发展相兼容的特点而备受关注。本案例分为两部分，第一部分是设计并实现一个工程较为成熟的 1 MSPS、10 bit 的传统结构 SAR ADC，包括指标分析、结构选型、电路搭建与仿真。最终在 cadence EDA 软件中验证 ADC 的整体功能和动态参数指标。第二部分则是参考一种前沿的 ADC 结构，搭建一个下极板采样并带有 kT/C 噪声抵消技术的 SAR ADC，在低功耗逐次逼近模数转换器中复现采样噪声抵消技术。本案例使学生熟悉 SAR ADC 正向设计的各个流程，培养学生使用 cadence EDA 软件验证电路设计的能力，并通过对论文的复现，来引导学生阅读和了解学术界关于 SAR ADC 的研究现状，对于培养集成电路工程方向研究生具有一定的指导意义。关键词：模数转换器；SAR ADC；采样噪声抵消技术背景信息在集成电路（IC）工程的实践教学中，很多学生在将的理论知识应用于实际的工程设计时面临较大的困难。尤其是一些理论较为抽象，而工程实践由面临诸多非理想因素影响的电路，例如模数转换器（Analog-to-Digital Converter，ADC）。ADC 是 IC 设计工程领域公认的技术难度极高的模拟 IC 电路，被誉为模拟 IC“王冠上明珠”，是集成电路工程学生学习的难点和重点。 ADC 是连接模拟世界与数字领域的桥梁。自然界中的光、热、声音等连续时间的模拟信号经由 ADC 转换成离散的数字信号，以供系统后端的数字处理器使用[1]。随着集成电路制造工艺的不断发展，处理器中数字电路的供电电压越来越低，其功耗也在不断减小。为了提高系统集成度而使用先进工艺实现的 ADC 应适应逐渐变低的电源电压，并降低自身功耗以减小系统整体功耗。低功耗在电池供电的应用系统中尤为重要。此外，在信号检测、物联网等应用领域，ADC 需要具备一定的精度。由此可见，高精度与低功耗是当前应用领域下 ADC 应具备的主要性能。在不同结构的 ADC 中，逐次逼近型（Successive Approximation Register，SAR）ADC 有着其独特的优势。SAR ADC 的主体结构由电容阵列（CDAC）、比较器和逻辑电路组成。由于其简单的结构（仅需一个比较器）和大部分电路可由数字实现的特点，SAR ADC 的功耗极低，并且与工艺节点的发展相兼容[2]。与其他带有采样保持电路的 ADC 一样，SAR ADC 前端采样开关的导通 *作者简介：张鸿，男，四川雅安人，西安交通大学教授，主要研究领域为数模混合信号集成电路设计；戴智超，福建泉州人，西安交通大学硕士研究生，研究方向为模数转换器设计

电阻热噪声在采样电容上的等效输出噪声功率为kT/C。这一类ADC的信噪比（SNR）均受到kT/C噪声的限制。为了满足高精度的要求，ADC的SNR应足够大，意味着采样电路的KT/C噪声应尽量小。假设ADC的SNR主要受采样噪声限制，当输入差分信号峰峰值为2.2V时，为达到80dB的SNR，总差分输入电容需大于2.6pF。并且每增加1位分辨率，ADC总电容值需要增加4倍。为了在一定时间内驱动大的输入电容，输入驱动器和参考电压驱动器需要输出较大的电流。驱动器的功耗、面积和设计复杂度往往比SARADC本身高得多，这与低功耗的ADC设计初衷相违背。因此，在减小输入电容、放宽对驱动器设计要求的同时，抑制甚至消除kT/C噪声是近年来ADC研究设计不断追求的目标。近年来国内外诸多研究者提出了打破kT/C噪声限制的ADC架构。2010年Gubbins等提出了连续时间（continuous-time，CT）输入的流水线ADC，其第一级ADC没有采样操作，从根本上消除了kT/C采样噪声[3]。在此基础上，2017年Shibata等将CT电路应用于流水线ADC的每一级实现了一款高采样速度、高带宽的过采样连续时间输入流水线ADcl4。2019年LinxiaoShen等使用连续时间输入SAR作为流水线的第一级ADC，实现了一款功耗仅为25.2uW、面积为0.01mm2的连续时间输入的Pipeline-SARADC]。与连续时间输入ADC不同的是，2020年清华大学JiaxinLiu等提出了一种新的kT/C噪声消除技术，使用改进的SARADC结构便可大幅减小输入电容器的尺寸，且不会产生较大的kT/C噪声[6]。在以上背景下，为使集成电路工程的学生既掌握传统的SARADC的设计方法和流程，又对噪声抵消等前沿技术在这一工程领域的应用有所了解，本教学案例首先详细给出了SARADC一般的设计方法，再给出噪声抵消技术在SARADC中的实际应用。通过该设计案例，可以使集成电路工程领域尤其是模拟集成电路设计方向的学生掌握SARADC设计和分析的一般方法和流程，提升理论与实践结合的水平，并提高学生解决实际复杂工程问题的能力。案例正文一、SARADC设计流程（一）指标要求在进行电路设计之前，首先确定电路所需要达到的指标。本案例中对SARADC的要求如下：采用0.18μum工艺完成一个1MSPS，10bit的SARADC的电路设计。信号差动输入，幅值为3.2Vpp（+1.6V），电源电压1.8V，平均工作电流<1mA。可用的外部资源为：1.8V电压源若干、1.6V理想电压基准、1μA的理想电流源、1MHz的时钟（50%占空比）。对ADC的输出数字码进行FFT分析，要求输入信号在500KHz左右时（注意，实际频率须满足相干采样），ADC的SNDR>56dB，SFDR>65dB（TT工艺角、室温）。出于教学考虑，除了基本的动态参数指标以外，还有以下要求：

电阻热噪声在采样电容上的等效输出噪声功率为 kT/C。这一类 ADC 的信噪比（SNR）均受到 kT/C 噪声的限制。为了满足高精度的要求，ADC 的 SNR 应足够大，意味着采样电路的 kT/C 噪声应尽量小。假设 ADC 的 SNR 主要受采样噪声限制，当输入差分信号峰峰值为 2.2V 时，为达到 80 dB 的 SNR，总差分输入电容需大于 2.6 pF。并且每增加 1 位分辨率，ADC 总电容值需要增加 4 倍。为了在一定时间内驱动大的输入电容，输入驱动器和参考电压驱动器需要输出较大的电流。驱动器的功耗、面积和设计复杂度往往比 SAR ADC 本身高得多，这与低功耗的 ADC 设计初衷相违背。因此，在减小输入电容、放宽对驱动器设计要求的同时，抑制甚至消除 kT/C 噪声是近年来 ADC 研究设计不断追求的目标。近年来国内外诸多研究者提出了打破 kT/C 噪声限制的 ADC 架构。2010 年 Gubbins 等提出了连续时间（continuous-time，CT）输入的流水线 ADC，其第一级 ADC 没有采样操作，从根本上消除了 kT/C 采样噪声[3]。在此基础上，2017 年 Shibata 等将 CT 电路应用于流水线 ADC 的每一级，实现了一款高采样速度、高带宽的过采样连续时间输入流水线 ADC[4]。2019 年 Linxiao Shen 等使用连续时间输入 SAR 作为流水线的第一级 ADC，实现了一款功耗仅为 25.2μW、面积为 0.01mm2 的连续时间输入的 Pipeline-SAR ADC[5]。与连续时间输入 ADC 不同的是，2020 年清华大学 Jiaxin Liu 等提出了一种新的 kT/C 噪声消除技术，使用改进的 SAR ADC 结构便可大幅减小输入电容器的尺寸，且不会产生较大的 kT / C 噪声[6]。在以上背景下，为使集成电路工程的学生既掌握传统的 SAR ADC 的设计方法和流程，又对噪声抵消等前沿技术在这一工程领域的应用有所了解，本教学案例首先详细给出了 SAR ADC 一般的设计方法，再给出噪声抵消技术在 SAR ADC 中的实际应用。通过该设计案例，可以使集成电路工程领域尤其是模拟集成电路设计方向的学生掌握 SAR ADC 设计和分析的一般方法和流程，提升理论与实践结合的水平，并提高学生解决实际复杂工程问题的能力。案例正文一、SAR ADC 设计流程（一）指标要求在进行电路设计之前，首先确定电路所需要达到的指标。本案例中对 SAR ADC 的要求如下：采用 0.18μm 工艺完成一个 1 MSPS，10 bit 的 SAR ADC 的电路设计。信号差动输入，幅值为 3.2Vpp（±1.6V），电源电压 1.8V，平均工作电流<1 mA。可用的外部资源为：1.8V 电压源若干、1.6V 理想电压基准、1 μA 的理想电流源、1MHz 的时钟（50%占空比）。对 ADC 的输出数字码进行 FFT 分析，要求输入信号在 500KHz 左右时（注意，实际频率须满足相干采样），ADC 的 SNDR>56dB，SFDR>65dB（TT 工艺角、室温）。出于教学考虑，除了基本的动态参数指标以外，还有以下要求：

1）确定 SAR ADC 的系统结构，尤其是电容阵列的结构。根据精度要求，查阅工艺手册，综合考虑采样噪声、匹配性和工艺限制等因素，确定单位电容的容值（采用工艺提供的 MIM 电容）。 2）设计各模块电路，完成各模块的电路仿真。需要完成的仿真有：采样开关的线性度，比较器的失调（Monte Carlo 仿真）和比较器的噪声指标。 3）仿真 ADC 在 SS（125℃）、FF（-40℃）工艺角下的性能，分析可能出现的性能恶化的原因。确定电路要达到的功能和性能，是进行电路设计的最初任务。（二）电路结构传统上极板采样的 SAR ADC 整体结构如图 1 所示，包括采样时钟 CLK_s 控制的采样开关、CDAC 电容阵列、比较器和逻辑电路（切换策略）。图 1 片上系统整体结构确定整体电路结构后，分模块进行设计与建模，最后进行整体的功能验证和性能仿真。（三）CDAC 电容阵列设计考虑到 ADC 的采样噪声应远小于量化噪声，取采样噪声为量化噪声的 1/20，则有： 2 𝑘𝑇 𝐶 ≤ 1 20 ∆ଶ 12 = 1 240 ( 𝑉ிௌ 2ே )ଶ 其中2𝑘𝑇/𝐶为差动采样的采样噪声，∆为最小量化台阶（1LSB），ADC 分辨率𝑁=10 bit，满幅值量化范围𝑉ிௌ=3.2V。代入参数，计算得 CDAC 单端总电容𝐶௧௢௧௔௟最小值为 204.73 fF。除采样噪声外还需要考虑电容的匹配性。通常使用 DNL（Differential Nonlinearity，差分非线性）来表示 ADC 理想刻度与实际刻度的偏差值。DNL 的最恶劣情况发生在 011.11 到 100.00，即所有数字码都发生跳变的时刻，此时的𝜎஽ே௅可表示为： 𝜎஽ே௅ ≈ 2ேିଵඨ 𝜎௨ 𝐶௨ 其中𝐶௨为 CDAC 电容阵列的单位电容容值，𝐶௧௢௧௔௟ = 2ேିଵ𝐶௨。𝜎௨则是单位电容的失配系数，可以查阅工艺文档或者单独进行 Monte Carlo 仿真得到。本案例中，查阅工艺文档，单位电容为

20fF即可满足匹配性的要求，因此取实际MIM最小电容20.28fF（4ux4u）为单位电容，单端总电容为512×20.28=10.38pF。确定CDAC电容阵列后，可以结合matlab等工具进行系统级的验证。（四）采样开关设计采样开关是SARADC中一个非常重要的模块，它负责对变化的输入信号采样，得到瞬时的输入信号定值，以便后续电路量化。采样开关通常由栅源电压相关的栅压自举电路实现。这种开关在时钟控制下，在采样时保持晶体管栅源两端电压恒定，保证采样信号的线性度。电路结构如图2所示。VRlMCLK立元山MoM1oVotMsC手正M6VGCLKMMHMM工0Vou6CLKLMsVin宁图2栅压自举开关电路当CLK为高时，晶体管M9、M1O导通，VG被拉低，M7导通，电容上极板接到参考电压VR。同时M5导通，电容两端存储VRXC1的电荷。当CLK变低时，M5、M10截止，M8导通，VG变高，使M2导通、M7关断。此时VG为C1电容上下极板电压差。在C1足够大时，该压差近似为VR。且无论输入信号Vin如何变化，M1晶体管栅源电压差始终为C1电容电压差。增大C1电容值和增大M1尺寸可以提高采样开关的线性度。考虑到电路面积与M1的寄生电容，电容值和MOS管尺寸需要折中选取。确定结构并搭建电路后，需要对采样开关进行线性度的仿真。（五）比较器设计比较器是SARADC中的一个关键模块。在每一个位转换周期，它通过比较电压信号，输出高电平或者低电平，并且将得到的值锁存输出到寄存器中，起到一位量化器的效果。一般而言，比较器由增益级和锁存器组成，增益级将小的输入差放大，再由锁存器通过正反馈快速得到比较结果。对于比较器，设计中需要重点考虑的参数有速度、失调、噪声、输入寄生电容、功耗、共模抑制比和回踢噪声等。在SARADC中，常用的比较器有时域比较器、动态比较器、多级比较器等，而在低压低功耗中等分辨率的设计中，动态比较器因极低的功耗最为常用。一个高速、低功耗、高精度的CMOS

20fF 即可满足匹配性的要求，因此取实际 MIM 最小电容 20.28fF（4μ×4μ）为单位电容，单端总电容为 512×20.28=10.38pF。确定 CDAC 电容阵列后，可以结合 matlab 等工具进行系统级的验证。（四）采样开关设计采样开关是 SAR ADC 中一个非常重要的模块，它负责对变化的输入信号采样，得到瞬时的输入信号定值，以便后续电路量化。采样开关通常由栅源电压相关的栅压自举电路实现。这种开关在时钟控制下，在采样时保持晶体管栅源两端电压恒定，保证采样信号的线性度。电路结构如图 2 所示。图 2 栅压自举开关电路当 CLK 为高时，晶体管 M9、M10 导通，VG 被拉低，M7 导通，电容上极板接到参考电压 VR。同时 M5 导通，电容两端存储 VR×C1 的电荷。当 CLK 变低时，M5、M10 截止，M8 导通， VG 变高，使 M2 导通、M7 关断。此时 VG 为 C1 电容上下极板电压差。在 C1 足够大时，该压差近似为 VR。且无论输入信号 Vin 如何变化，M1 晶体管栅源电压差始终为 C1 电容电压差。增大 C1 电容值和增大 M1 尺寸可以提高采样开关的线性度。考虑到电路面积与 M1 的寄生电容，电容值和 MOS 管尺寸需要折中选取。确定结构并搭建电路后，需要对采样开关进行线性度的仿真。（五）比较器设计比较器是 SAR ADC 中的一个关键模块。在每一个位转换周期，它通过比较电压信号，输出高电平或者低电平，并且将得到的值锁存输出到寄存器中，起到一位量化器的效果。一般而言，比较器由增益级和锁存器组成，增益级将小的输入差放大，再由锁存器通过正反馈快速得到比较结果。对于比较器，设计中需要重点考虑的参数有速度、失调、噪声、输入寄生电容、功耗、共模抑制比和回踢噪声等。在 SAR ADC 中，常用的比较器有时域比较器、动态比较器、多级比较器等，而在低压低功耗中等分辨率的设计中，动态比较器因极低的功耗最为常用。一个高速、低功耗、高精度的 CMOS