2、最小模式下的引脚说明 1)地址数据(或状态)信号 当前正在使用的段寄存 器 0 ES 0CS或未使用任何段寄存 器 DS S6:指示8086当前是否与总线相连,0表示 8086连在总线上。 S5:表示中断允许标志I状态。S5=1表示中断 允许标志IF=1(可屏蔽中断允许)
2、最小模式下的引脚说明 1）地址/数据（或状态）信号 S4 S3 当前正在使用的段寄存 器 0 0 ES 0 1 SS 1 0 CS或未使用任何段寄存 器 1 1 DS S6：指示8086当前是否与总线相连，0表示 8086连在总线上。 S5：表示中断允许标志IF状态。S5=1表示中断 允许标志IF=1（可屏蔽中断允许）
2、最小模式下的引脚说明 2)控制与系统信号: ●ALE( Address latch enable):地址锁存使能信号,输 出,高有效。用来作为地址锁存器的锁存控制信号 DEN#( Data enable):数据使能信号,输出,三态, 低电平有效。用于数据总线驱动器的控制信号。 DT/R( Data Transmit/Receive):数据驱动器数据流向 控制信号,输出,三态。在8086系统中,通常采用8286 或8287作为数据总线的驱动器,用DTR#信号来控制数 据驱动器的数据传送方向。当DTR=1时,进行数据发 送;DTR=0时,进行数据接收
2、最小模式下的引脚说明 2）控制与系统信号： l ALE(Address Latch Enable)：地址锁存使能信号，输 出，高有效。用来作为地址锁存器的锁存控制信号。 l DEN# (Data Enable)：数据使能信号，输出，三态， 低电平有效。用于数据总线驱动器的控制信号。 l DT/R# (Data Transmit/Receive)：数据驱动器数据流向 控制信号，输出，三态。在8086系统中，通常采用8286 或8287作为数据总线的驱动器，用DT/R#信号来控制数 据驱动器的数据传送方向。当DT/R#＝1时，进行数据发 送；DT/R#＝0时，进行数据接收
2、最小模式下的引脚说明 2)控制与系统信号: ●Mo#( Memory/ Input and Output):存储器或1O控制信 号(标号28),输出,三态。MO输出为高电平时表 示和存储器之间数据交互;如果为低电平,表示CPU 和IO接口之间数据传输 RD(Read):读信号,输出,三态。RD信号有效, 表示CPU执行一个对存储器或I/O端口的读操作,在 个读操作的总线周期中,RD在T2~T3状态中有效,为 低电平 WR( Write):写信号,输出,三态。WR信号有效, 表示CPU执行一个对存储器或IO端口写操作,在写操 作总线周期中,WR*在T2~T3状态中有效,为低电平
2、最小模式下的引脚说明 2）控制与系统信号： l M/IO# (Memory/Input and Output):存储器或I/O控制信 号（标号28），输出，三态。M/IO#输出为高电平时表 示和存储器之间数据交互；如果为低电平，表示CPU 和I/O接口之间数据传输。 l RD# (Read)：读信号，输出，三态。RD#信号有效， 表示CPU执行一个对存储器或I/O端口的读操作，在一 个读操作的总线周期中，RD#在T2 ～T3状态中有效，为 低电平。 l WR# (Write)：写信号，输出，三态。WR#信号有效， 表示CPU执行一个对存储器或I/O端口写操作，在写操 作总线周期中，WR#在T2 ～T3状态中有效，为低电平
2、最小模式下的引脚说明 2)控制与系统信号(续): NM(Non- Maskable Interrupt):非屏蔽中断请求(中断类型 号为2),输入,上升沿有效。NMⅠ不受中断允许标志的影响 INTR( Interrupt Request:可屏蔽中断请求,输入,高电平 有效。如果ⅣNTR信号有效,CPU是否响应中断请求,受控于 中断允许标志IF。 ⅠNTA#( Interrupt Acknowledge):中断应答,输出,低电平 有效。用于中断响应周期对中断矢量的读出选通。 ●HOLD( Hold Request):总线保持请求,输入,高电平有效 当系统中总线主模块(如DMA)要求使用总线时,由该模块 向CPU发送HOLD信号。 HLDA:总线保持响应信号,输出,高电平有效。HLDA有 效时表示CPU响应了其他总线主的总线请求。CPU的数据/地 址控制信号呈高阻态,而请求总线的总线主(DMA)获得了 总线权
2、最小模式下的引脚说明 2）控制与系统信号（续）： l NMI(Non-Maskable Interrupt)：非屏蔽中断请求(中断类型 号为2)，输入，上升沿有效。NMI不受中断允许标志的影响。 l INTR(Interrupt Request)：可屏蔽中断请求，输入，高电平 有效。如果INTR信号有效，CPU是否响应中断请求，受控于 中断允许标志IF。 l INTA#(Interrupt Acknowledge)：中断应答，输出，低电平 有效。用于中断响应周期对中断矢量的读出选通。 l HOLD(Hold Request)：总线保持请求，输入，高电平有效。 当系统中总线主模块（如DMA）要求使用总线时，由该模块 向CPU发送HOLD信号。 l HLDA：总线保持响应信号，输出，高电平有效。HLDA有 效时表示CPU响应了其他总线主的总线请求。CPU的数据/地 址控制信号呈高阻态，而请求总线的总线主（DMA）获得了 总线权
2、最小模式下的引脚说明 2)控制与系统信号(续): ●CLK( Clock):时钟信号,输入。为CPU和总线控制逻 辑提供定时。要求时钟信号的占空比为33%。 ● RESET( Reset):复位信号,输入,高电平有效。复位 信号有效时,CPU结束当前操作并对标志寄存器FLAG IP、DS、SS、ES及指令队列清零,并将CS设置为 FFFFH。当复位信号撤除时,(即电平由高变低时) CPU从 FFFFOH开始执行程序 ● READY( Ready):准备好信号,输入,高电平有效 当 READY信号有效时表示存储器或IO准备好发送或接 收数据
2、最小模式下的引脚说明 2）控制与系统信号（续）： l CLK(Clock)：时钟信号，输入。为CPU和总线控制逻 辑提供定时。要求时钟信号的占空比为33％。 l RESET(Reset)：复位信号，输入，高电平有效。复位 信号有效时，CPU结束当前操作并对标志寄存器FLAG 、 IP、DS、SS、ES及指令队列清零，并将CS设置为 FFFFH。当复位信号撤除时，（即电平由高变低时） CPU从FFFF0H开始执行程序。 l READY(Ready)：准备好信号，输入，高电平有效。 当READY信号有效时表示存储器或I/O准备好发送或接 收数据