“图到图”的逻辑设计 A ASEL DATA ASEL ADATA L -DATA BDATA L B
“圈到圈”的逻辑设计 A ASEL B DATA A ASEL B ADATA_L BDATA_L DATA
5.2电路定时 传播延迟 propagation delay 信号通路输入端的变化引起输出端变化所需的时间 tpHL和tp可能不同 X F
5.2 电路定时 X Z Y F W 传播延迟 propagation delay —— 信号通路输入端的变化引起输出端变化所需的时间 tpHL 和 tpLH 可能不同
5.2电路定时 传播延迟 propagation delay最大延迟 典型延迟 一定时分析:取最坏情况延迟 最小延迟 tpHL和tpH可能不同 X 3 P233表5-2 22 20 32-F 04 22 15 8
5.2 电路定时 传播延迟 propagation delay 定时分析：取最坏情况延迟 X Z Y F W tpHL 和 tpLH 可能不同 最大延迟 典型延迟 最小延迟 ’0 8 ’0 8 ’04 ’32 ’32 ’32 P233 表5-2 15 22 20 22
5.2电路定时 定时图(时序图) READY GO timing diagram DAT GO READY LRDY rdy DAT dat AT
5.2 电路定时 定时图（时序图） timing diagram GO READY DAT tDAT tDAT GO READY DAT tRDY tRDY
5.2电路定时 定时图(时序图) READY GO timing diagram DAT GO READY renmin rayman DAT
5.2 电路定时 GO READY DAT GO READY DAT tRDYmin tRDYmax 定时图（时序图） timing diagram