用“观察法”作出该电路的时序波形图如图6.3.2所示,状态图如图6.3.3所示 由状态图可见,从初态000(由清零脉冲所置)开始,每输入一个计数脉冲,计数器的 状态按二进制加法规律加1,所以是二进制加法计数器(4位)。又因为该计数器有0000~ 1111共16个状态,所以也称16进制(1位)加法计数器或模16(M16)加法计数器。 CPLLULUULLLULLULLI ggg 图632图63.1所示电路的时序图 图63.3图6.3.1所示电路的状态图 另外,从时序图可以看出,Q。、Q、Q2、Q3的周期分别是计数脉冲(CP)周期的2倍、 4倍、8倍、16倍,也就是说,Q、Q、Q2、Q3分别对CP波形进行了二分频、四分频 八分频、十六分频,因而计数器也可作为分频器 异步二进制计数器结构简单,改变级联触发器的个数,可以很方便地改变二进制计 数器的位数,n个触发器构成n位二进制计数器或模2m计数器,或2m分频器 (2)二进制异步减法计数器 将图6.3.1所示电路中FF1、FF2、FF3的时钟脉冲输入端改接到相邻低位触发器的Q 端就可构成二进制异步减法计数器,其工作原理请读者自行分析 图6.3.4所示是用4个上升沿触发的D触发器组成的4位异步二进制减法计数器的 逻辑图
6 用“观察法”作出该电路的时序波形图如图 6.3.2 所示，状态图如图 6.3.3 所示。 由状态图可见，从初态 0000（由清零脉冲所置）开始，每输入一个计数脉冲，计数器的 状态按二进制加法规律加 1，所以是二进制加法计数器（4 位）。又因为该计数器有 0000～ 1111 共 16 个状态，所以也称 16 进制（1 位）加法计数器或模 16（M=16）加法计数器。 图 6.3.2 图 6.3.1 所示电路的时序图 图 6.3.3 图 6.3.1 所示电路的状态图 另外，从时序图可以看出，Q0、Ql、Q2、Q3的周期分别是计数脉冲(CP)周期的 2 倍、 4 倍、8 倍、16 倍，也就是说，Q0、Ql、Q2、Q3分别对 CP 波形进行了二分频、四分频、 八分频、十六分频，因而计数器也可作为分频器。 异步二进制计数器结构简单，改变级联触发器的个数，可以很方便地改变二进制计 数器的位数，n 个触发器构成 n 位二进制计数器或模 2 n计数器，或 2 n分频器。 （2）二进制异步减法计数器 将图 6.3.1 所示电路中 FF1、FF2、FF3的时钟脉冲输入端改接到相邻低位触发器的 Q 端就可构成二进制异步减法计数器，其工作原理请读者自行分析。 图 6.3.4 所示是用 4 个上升沿触发的 D 触发器组成的 4 位异步二进制减法计数器的 逻辑图。 CP Q0 Q1 Q2 Q3 3 2 1 0 Q Q Q Q 0000 0001 0010 0011 0100 0101 0110 0111 1000 1100 1011 1010 1001 1111 1110 1101
22 CR清零脉冲 CP计数脉冲 图6.34D触发器组成的4位异步二进制减法计数器的逻辑图 从图6.3.1和图6.3.6可见,用K触发器和D触发器都可以很方便地组成二进制 异步计数器。方法是先将触发器都接成T’触发器,然后根据加、减计数方式及触发器 为上升沿还是下降沿触发来决定各触发器之间的连接方式 凵L「「「「「「「「「「「「L 图6.3.5图6.34电路的时序图 图6.36图634电路的状态图 在二进制异步计数器中,高位触发器的状态翻转必须在相邻触发器产生进位信号(加 计数)或借位信号(减计数)之后才能实现,所以异步计数器的工作速度较低。为了提 高计数速度,可采用同步计数器。 2.二进制同步计数器 (1)二进制同步加法计数器 图6.3.7所示为由4个JK触发器组成的4位同步二进制加法计数器的逻辑图。图 中各触发器的时钟脉冲输入端接同一计数脉冲CP,显然,这是一个同步时序电路 各触发器的驱动方程分别为
7 C1 CP FF3 1D ∧ Q3 计数脉冲 Q R Q3 1D Q Q2 FF2 C1 ∧ R Q2 1D Q Q1 FF1 C1 ∧ R Q1 1D Q Q0 FF0 C1 ∧ R Q0 CR 清零脉冲 图 6.3.4 D 触发器组成的 4 位异步二进制减法计数器的逻辑图 从图 6.3.1 和图 6.3.6 可见，用 JK 触发器和 D 触发器都可以很方便地组成二进制 异步计数器。方法是先将触发器都接成 T’触发器，然后根据加、减计数方式及触发器 为上升沿还是下降沿触发来决定各触发器之间的连接方式。 Q CP Q0 Q 2 1 Q 3 图 6.3.5 图 6.3.4 电路的时序图 3 2 1 0 Q Q Q Q 0000 1111 1110 1101 1100 1011 1010 1001 1000 0100 0101 0110 0111 0001 0010 0011 图 6.3.6 图 6.3.4 电路的状态图 在二进制异步计数器中，高位触发器的状态翻转必须在相邻触发器产生进位信号（加 计数）或借位信号（减计数）之后才能实现，所以异步计数器的工作速度较低。为了提 高计数速度，可采用同步计数器。 2．二进制同步计数器 （1）二进制同步加法计数器 图 6.3.7 所示为由 4 个 JK 触发器组成的 4 位同步二进制加法计数器的逻辑图。图 中各触发器的时钟脉冲输入端接同一计数脉冲 CP，显然，这是一个同步时序电路。 各触发器的驱动方程分别为： J0=K0=1
J=K=O J2K20oo J =K=0o2102 23 CP计数脉冲 CR清零脉冲 图6.3.74位同步二进制加法计数器的逻辑图 由于该电路的驱动方程规律性较强,也只需用“观察法”就可画出时序波形图或状 态表 表631图637所示4位二进制同步加法计数器的状态表 计数脉冲序号 电路状态 等效十进制数 2 0 3 00000000Illll 2 0 0 011001 0 10 0 0 1110 l10 0
8 J1=K1=Q0， J2=K2=Q0Q1， J3=K3=Q0Q1Q2 Q Q 1K R 1J 2 Q C1 0 C1 ∧ 1 1J FF R Q 计数脉冲 CR 清零脉冲 ∧ 0 ∧ 1J Q R FF Q 1 1K ∧ C1 3 FF 1K R FF C1 CP 2 Q Q1 1K 1J 3 & & & & 图 6.3.7 4 位同步二进制加法计数器的逻辑图 由于该电路的驱动方程规律性较强，也只需用“观察法”就可画出时序波形图或状 态表。 表 6.3.1 图 6.3.7 所示 4 位二进制同步加法计数器的状态表 计数脉冲序号 电 路 状 态 等效十进制数 Q3 Q2 Q1 Q0 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 1 0 1 0 1 0 1 1 1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1 0 0 0 0 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 0
由于同步计数器的计数脉冲CP同时接到各位触发器的时钟脉冲输入端,当计数脉 冲到来时,应该翻转的触发器同时翻转,所以速度比异步计数器高,但电路结构比异步 计数器复杂。 (2)二进制同步减法计数器 4位二进制同步减法计数器的状态表如表6.3.2所示,分析其翻转规律并与4位二 进制同步加法计数器相比较,很容易看出,只要将图6.3.7所示电路的各触发器的驱动 方程改为: JiNgo J=K2002 J3==-2202 就构成了4位二进制同步减法计数器。 表6324位二进制同步减法计数器的状态表 计数脉冲序号 路状态 等效十进制数 Oa Oo 2o 23456789 01llIllll 01111 0110011 000011110 010101010101 3456 00000000 11001100 01010 0 0 (3)二进制同步可逆计数器 既能作加计数又能作减计数的计数器称为可逆计数器。将前面介绍的4位二进制同 步加法计数器和减法计数器合并起开,并引入一加/减控制信号X便构成4位二进制同 步可逆计数器,如图6.3.8所示。由图可知,各触发器的驱动方程为
9 由于同步计数器的计数脉冲 CP 同时接到各位触发器的时钟脉冲输入端，当计数脉 冲到来时，应该翻转的触发器同时翻转，所以速度比异步计数器高，但电路结构比异步 计数器复杂。 （2）二进制同步减法计数器 4 位二进制同步减法计数器的状态表如表 6.3.2 所示，分析其翻转规律并与 4 位二 进制同步加法计数器相比较，很容易看出，只要将图 6.3.7 所示电路的各触发器的驱动 方程改为： J0=K0=1 J1=K1= Q0 J2=K2= Q0Q1 J3=K3= Q0Q1Q2 就构成了 4 位二进制同步减法计数器。 表 6.3.2 4 位二进制同步减法计数器的状态表 计数脉冲序号 电 路 状 态 等效十进制数 Q3 Q2 Q1 Q0 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 0 0 0 0 1 1 1 1 1 1 1 0 1 1 0 1 1 1 0 0 1 0 1 1 1 0 1 0 1 0 0 1 1 0 0 0 0 1 1 1 0 1 1 0 0 1 0 1 0 1 0 0 0 0 1 1 0 0 1 0 0 0 0 1 0 0 0 0 0 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0 （3）二进制同步可逆计数器 既能作加计数又能作减计数的计数器称为可逆计数器。将前面介绍的 4 位二进制同 步加法计数器和减法计数器合并起开，并引入一加/减控制信号 X 便构成 4 位二进制同 步可逆计数器，如图 6.3.8 所示。由图可知，各触发器的驱动方程为：
JiKI XOo+XQ J2K2=X2,+xgo2 JaK=XQ2,0,+X22, 22 控制信号 CR清零脉冲 图6.38二进制可逆计数器的逻辑图 当控制信号Ⅺ=1时,FF1~FF3中的各J、K端分别与低位各触发器的Q端相连,作 加法计数:当控制信号X=0时,FF1~FF3中的各J、K端分别与低位各触发器的Q端相 连,作减法计数,实现了可逆计数器的功能 3.集成二进制计数器举例 1)4位二进制同步加法计数器74161 表63374161的功能表 清零预置 使能 时钟 预置数据输入 输出 R EP ET CP D, D, D, D. e, e, 2. 2 工作模式 0000异步清零 d, d, d 同步置数 0 保持 数据保持 保持 数据保持 计数 加法计数 由表可知,74161具有以下功能: ①异步清零。当R=0时,不管其他输入端的状态如何,不论有无时钟脉冲CP, 计数器输出将被直接置零(QQQQ=0000,称为异步清零 ②同步并行预置数。当Rb=1、LD=0时,在输入时钟脉冲CP上升沿的作用下 并行输入端的数据 dadd,do被置入计数器的输出端,即QQQQ= dddd。由于这个操作 要与CP上升沿同步,所以称为同步预置数 ③计数。当RD=LD=EP=ET=1时,在CP端输入计数脉冲,计数器进行二进制 加法计数
10 J0=K0=1 J1=K1= XQ0 X Q0 J2=K2= XQ0Q1 X Q0 Q1 J3=K3= XQ0Q1Q2 X Q0 Q1Q2 Q R 2 0 Q ∧ 1 Q 1J CR R Q FF 清零脉冲 FF C1 0 ∧ C1 1K 1K 计数脉冲 1K 1 Q C1 2 R CP Q 1J FF 1 ∧ 1J 1J ∧ 1K Q R 3 C1 FF3 Q & & & & & & & ≥1 ≥1 ≥1 X 加/减 控制信号 图 6.3.8 二进制可逆计数器的逻辑图 当控制信号 X=1 时，FF1～FF3中的各 J、K 端分别与低位各触发器的 Q 端相连，作 加法计数；当控制信号 X=0 时，FF1～FF3中的各 J、K 端分别与低位各触发器的 Q 端相 连，作减法计数，实现了可逆计数器的功能。 3．集成二进制计数器举例 （1）4 位二进制同步加法计数器 74161 表 6.3.3 74161 的功能表 清零 预置 使能 时钟 预置数据输入 输出 工作模式 RD LD EP ET CP D3 D2 D1 D0 Q3 Q2 Q1 Q0 0 1 1 1 1 × 0 1 1 1 × × × × 0 × × 0 1 1 × ↑ × × ↑ × × × × d3 d2 d1 d0 × × × × × × × × × × × × 0 0 0 0 d3 d2 d1 d0 保 持 保 持 计 数 异步清零 同步置数 数据保持 数据保持 加法计数 由表可知，74161 具有以下功能： ① 异步清零。当 RD＝0 时，不管其他输入端的状态如何，不论有无时钟脉冲 CP， 计数器输出将被直接置零（Q3Q2QlQ0＝0000），称为异步清零。 ② 同步并行预置数。当 RD＝1、LD＝0 时，在输入时钟脉冲 CP 上升沿的作用下， 并行输入端的数据 d3d2d1d0被置入计数器的输出端，即 Q3Q2QlQ0＝d3d2d1d0。由于这个操作 要与 CP 上升沿同步，所以称为同步预置数。 ③ 计数。当 RD＝LD＝EP＝ET＝1 时，在 CP 端输入计数脉冲，计数器进行二进制 加法计数