第十章.设计练习进阶 设计练习进阶 前言: 在前面九章学习的基础上,通过本章十个阶段的练习,一定能逐步掌握 Verilog hdl设计的 要点。我们可以先理解样板模块中每一条语句的作用,然后对样板模块进行综合前和综合后 仿真,再独立完成每一阶段规定的练习。当十个阶段的练习做完后,便可以开始设计一些简 单的逻辑电路和系统。很快我们就能过渡到设计相当复杂的数字逻辑系统。当然,复杂的数 字逻辑系统的设计和验证,不但需要系统结构的知识和经验的积累,还需要了解更多的语法 现象和掌握高级的 Verilog hdl系统任务,以及与C语言模块接口的方法(即PLI),这些已 超出的本书的范围。有兴趣的同学可以阅读 Verilog语法参考资料和有关文献,自己学习, 我们将在下一本书中介绍 Verilog较高级的用法。 练习一.简单的组合逻辑设计 目的:掌握基本组合逻辑电路的实现方法。 这是一个可综合的数据比较器,很容易看出它的功能是比较数据a与数据b,如果两个 数据相同,则给出结果1,否则给出结果0。在 Verilog HDl中,描述组合逻辑时常使用 assign 结构。注意 equal=(a==b)?1:0,这是一种在组合逻辑实现分支判断时常使用的格式。 模块源代码: ompare. V module compare(equal, a, b) input a, b: output equal ssign equal=(a==b)?1:0;//a等于b时, equal输出为1;a不等于b时, // equal输出为0。 endmodule 测试模块用于检测模块设计得正确与否,它给出模块的输入信号,观察模块的内部信号 和输出信号,如果发现结果与预期的有所偏差,则要对设计模块进行修改。 测试模块源代码: timescale Ins/Ins /定义时间单位。 include"./ compare.v"//包含模块文件。在有的仿真调试环境中并不需要此语句 //而需要从调试环境的菜单中键入有关模块文件的路径和名称 omparetest wire equal initial // initial常用于仿真时信号的给出。 266
第十章．设计练习进阶 设计练习进阶 前言： 在前面九章学习的基础上， 通过本章十个阶段的练习，一定能逐步掌握 Verilog HDL 设计的 要点。我们可以先理解样板模块中每一条语句的作用，然后对样板模块进行综合前和综合后 仿真，再独立完成每一阶段规定的练习。当十个阶段的练习做完后，便可以开始设计一些简 单的逻辑电路和系统。很快我们就能过渡到设计相当复杂的数字逻辑系统。当然，复杂的数 字逻辑系统的设计和验证，不但需要系统结构的知识和经验的积累，还需要了解更多的语法 现象和掌握高级的 Verilog HDL 系统任务，以及与 C 语言模块接口的方法（即 PLI），这些已 超出的本书的范围。有兴趣的同学可以阅读 Verilog 语法参考资料和有关文献，自己学习， 我们将在下一本书中介绍 Verilog 较高级的用法。 练习一．简单的组合逻辑设计 目的: 掌握基本组合逻辑电路的实现方法。 这是一个可综合的数据比较器，很容易看出它的功能是比较数据 a 与数据 b，如果两个 数据相同，则给出结果 1，否则给出结果 0。在 Verilog HDL 中，描述组合逻辑时常使用 assign 结构。注意 equal=(a==b)?1:0,这是一种在组合逻辑实现分支判断时常使用的格式。 模块源代码： //--------------- compare.v ----------------- module compare(equal,a,b); input a,b; output equal; assign equal=(a==b)?1:0; //a 等于 b 时，equal 输出为 1；a 不等于 b 时， //equal 输出为 0。 endmodule 测试模块用于检测模块设计得正确与否，它给出模块的输入信号，观察模块的内部信号 和输出信号，如果发现结果与预期的有所偏差，则要对设计模块进行修改。 测试模块源代码： `timescale 1ns/1ns //定义时间单位。 `include "./compare.v" //包含模块文件。在有的仿真调试环境中并不需要此语句。 //而需要从调试环境的菜单中键入有关模块文件的路径和名称 module comparetest; reg a,b; wire equal; initial //initial 常用于仿真时信号的给出。 266
第十章.设计练习进阶 begil #100 #100 Sstop /系统任务,暂停仿真以便观察仿真波形。 compare compare( equal(equa1),a(a),.b(b));//调用模块 endmodule 仿真波形(部分) /comparetest/equal 练习 设计一个字节(8位)比较器。 要求:比较两个字节的大小,如a[7:0]大于b[7:0]输出高电平,否则输出低电平,改写测试 模型,使其能进行比较全面的测试。 练习二.简单时序逻辑电路的设计 目的:掌握基本时序逻辑电路的实现。 在 Verilog hDl中,相对于组合逻辑电路,时序逻辑电路也有规定的表述方式。在可综 合的 Verilog甽DL模型,我们通常使用 always块和@( posedge clk)或@( negedge clk)的结 构来表述时序逻辑。下面是一个1/2分频器的可综合模型 / half clk.v module half clk(reset, clk in, clk out) In. rese output clk out reg clk out lways @(posedge clk in)
第十章．设计练习进阶 begin a=0; b=0; #100 a=0; b=1; #100 a=1; b=1; #100 a=1; b=0; #100 $stop; //系统任务，暂停仿真以便观察仿真波形。 end compare compare1(.equal(equal),.a(a),.b(b)); //调用模块。 endmodule 仿真波形（部分）： 练习： 设计一个字节（8 位）比较器。 要求：比较两个字节的大小，如 a[7:0]大于 b[7:0]输出高电平,否则输出低电平,改写测试 模型,使其能进行比较全面的测试 。 练习二. 简单时序逻辑电路的设计 目的：掌握基本时序逻辑电路的实现。 在 Verilog HDL 中，相对于组合逻辑电路，时序逻辑电路也有规定的表述方式。在可综 合的 Verilog HDL 模型，我们通常使用 always 块和 @(posedge clk)或 @(negedge clk)的结 构来表述时序逻辑。下面是一个 1/2 分频器的可综合模型。 // half_clk.v: module half_clk(reset,clk_in,clk_out); input clk_in,reset; output clk_out; reg clk_out; always @(posedge clk_in) 267
第十章.设计练习进阶 begi f(reset) clk out=0: comodule 在 always块中,被赋值的信号都必须定义为reg型,这是由时序逻辑电路的特点所决定的。 对于reg型数据,如果未对它进行赋值,仿真工具会认为它是不定态。为了能正确地观察到 仿真结果,在可综合风格的模块中我们通常定义一个复位信号 reset,当 reset为低电平时, 对电路中的寄存器进行复位 测试模块的源代码: timescale Ins/100ps define clk cycle 50 module clk Top.v reg clk wire clk out always clk cycle clk clk #100 reset =0. #100 reset 1 #10000 half clk half clk(. reset(reset). clk in(clk, clk out(clk out)) 仿真波形: /clk Top/clk in /clk_ Top/reset /clk_ Top/clk_out
第十章．设计练习进阶 begin if(!reset) clk_out=0; else clk_out=~clk_out; end endmodule 在 always 块中，被赋值的信号都必须定义为 reg 型，这是由时序逻辑电路的特点所决定的。 对于 reg 型数据，如果未对它进行赋值，仿真工具会认为它是不定态。为了能正确地观察到 仿真结果，在可综合风格的模块中我们通常定义一个复位信号 reset，当 reset 为低电平时， 对电路中的寄存器进行复位。 测试模块的源代码： //------------------- clk_Top.v ----------------------------- `timescale 1ns/100ps `define clk_cycle 50 module clk_Top.v reg clk,reset; wire clk_out; always #`clk_cycle clk = ~clk; initial begin clk = 0; reset = 1; #100 reset = 0; #100 reset = 1; #10000 $stop; end half_clk half_clk(.reset(reset),.clk_in(clk),.clk_out(clk_out)); endmodule 仿真波形： 268
第十章.设计练习进阶 练习:依然作 clk in的二分频 clk out,要求输出与上例的输出正好反相。编写测试模块, 给出仿真波形 练习三.利用条件语句实现较复杂的时序逻辑电路 目的:掌握条件语句在 Verilog HDL中的使用。 与常用的高级程序语言一样,为了描述较为复杂的时序关系, Verilog hDl提供了条件语 句供分支判断时使用。在可综合风格的 Verilog hdl模型中常用的条件语句有if.else和 case. endcase两种结构,用法和C程序语言中类似。两者相较,if..else用于不很复杂的 分支关系,实际编写可综合风格的模块、特别是用状态机构成的模块时,更常用的是 case. endcase风格的代码。这一节我们给的是有关if.else的范例,有关 case. endcase 结构的代码已后会经常用到 下面给出的范例也是一个可综合风格的分频器,是将10M的时钟分频为500K的时钟。基 本原理与1/2分频器是一样的,但是需要定义一个计数器,以便准确获得1/20分频 模块源代码: division v module division (RESeT, F10M, F500K) input FlOM, RESET output F500K: reg F500K [7:0]j lways @(posedge F10M) if(! rESET) /低电平复位。 b F500K<=0 f(j=19) //对计数器进行判断,以确定F500K信号是否反转。 begin F500K<=F500K modul
第十章．设计练习进阶 练习：依然作 clk_in 的二分频 clk_out，要求输出与上例的输出正好反相。编写测试模块， 给出仿真波形。 练习三. 利用条件语句实现较复杂的时序逻辑电路 目的：掌握条件语句在 Verilog HDL 中的使用。 与常用的高级程序语言一样,为了描述较为复杂的时序关系，Verilog HDL 提供了条件语 句供分支判断时使用。在可综合风格的 Verilog HDL 模型中常用的条件语句有 if…else 和 case…endcase 两种结构，用法和 C 程序语言中类似。两者相较，if…else 用于不很复杂的 分支关系，实际编写可综合风格的模块、特别是用状态机构成的模块时，更常用的是 case…endcase 风格的代码。这一节我们给的是有关 if…else 的范例，有关 case…endcase 结构的代码已后会经常用到。 下面给出的范例也是一个可综合风格的分频器，是将 10M 的时钟分频为 500K 的时钟。基 本原理与 1/2 分频器是一样的，但是需要定义一个计数器，以便准确获得 1/20 分频 模块源代码： // --------------- fdivision.v ----------------------------- module fdivision(RESET,F10M,F500K); input F10M,RESET; output F500K; reg F500K; reg [7:0]j; always @(posedge F10M) if(!RESET) //低电平复位。 begin F500K <= 0; j <= 0; end else begin if(j==19) //对计数器进行判断，以确定 F500K 信号是否反转。 begin j <= 0; F500K <= ~F500K; end else j <= j+1; end endmodule 269
第十章.设计练习进阶 测试模块源代码: / division Top.v timescale Ins/100p define clk cycle 50 module division to reg F10M clk, RESET wire F500K clk always clk cycle Flom cll FloM clk initial begin F1M=0 #100 RESET=0: #100 RESET=l #10000 Sstop: division fdivision ( RESET (RESET), F10M (F10M clk),. F500K(F500K clk)) endmodule 仿真波形: /division_ Top/F10M uuuL mauguin division_ Top/RESET 练习:利用10M的时钟,设计一个单周期形状如下的周期波形。 20μs 10H s 20μ 练习四.设计时序逻辑时采用阻塞赋值与非阻塞赋值的区别 0
第十章．设计练习进阶 测试模块源代码： //--------------- fdivision_Top.v ------------------------ `timescale 1ns/100ps `define clk_cycle 50 module division_Top; reg F10M_clk,RESET; wire F500K_clk; always #`clk_cycle F10M_clk = ~ F10M_clk; initial begin RESET=1; F10M=0; #100 RESET=0; #100 RESET=1; #10000 $stop; end fdivision fdivision (.RESET(RESET),.F10M(F10M_clk),.F500K(F500K_clk)); endmodule 仿真波形： 练习：利用 10M 的时钟，设计一个单周期形状如下的周期波形。 20μs 10μs 20μs 0 T 练习四. 设计时序逻辑时采用阻塞赋值与非阻塞赋值的区别 270