数字集成电路设计入门 从HD到版图 于敦山 北大微电子学系
数字集成电路设计入门 --从HDL到版图 于敦山 北大微电子学系
课程内容(-) 介绍 Verilog hdl,内容包括: Verilog应用 Verilog语言的构成元素 结构级描述及仿真 行为级描述及仿真 延时的特点及说明 介绍 Verilog testbench ·激励和控制和描述 结果的产生及验证 任务tak及函数 function 用户定义的基本单元 primitive) 可综合的 Verilog描述风格
课程内容(一) • 介绍Verilog HDL, 内容包括： – Verilog应用 – Verilog语言的构成元素 – 结构级描述及仿真 – 行为级描述及仿真 – 延时的特点及说明 – 介绍Verilog testbench • 激励和控制和描述 • 结果的产生及验证 – 任务task及函数function – 用户定义的基本单元(primitive) – 可综合的Verilog描述风格
课程内容(二) 介绍 Cadence Verilog仿真器,内容包括: 设计的编译及仿真 源库( ource libraries)的使用 用 VerilogⅪL命令行界面进行调试 用 NC Verilog tcl界面进行调试 图形用户界面(GU)调试 延时的计算及反标注 annotation 性能仿真描述 如何使用 NC Verilog仿真器进行编译及仿真 如何将设计环境传送给 NC Verilog 周期( cycle)仿真
课程内容(二) • 介绍Cadence Verilog仿真器, 内容包括： – 设计的编译及仿真 – 源库(source libraries)的使用 – 用Verilog-XL命令行界面进行调试 – 用NC Verilog Tcl界面进行调试 – 图形用户界面(GUI)调试 – 延时的计算及反标注(annotation) – 性能仿真描述 – 如何使用NC Verilog仿真器进行编译及仿真 – 如何将设计环境传送给NC Verilog – 周期(cycle)仿真
课程内容(三) 逻辑综合的介绍 简介 设计对象 静态时序分析(STA) - design analyzer环境 可综合的HDL编码风格 可综合的 Verilog HDL veri| log HDL中的一些窍门 Designware库 综合划分 实验(1)
课程内容(三) • 逻辑综合的介绍 – 简介 – 设计对象 – 静态时序分析 (STA) – design analyzer环境 – 可综合的HDL编码风格 • 可综合的Verilog HDL – Verilog HDL中的一些窍门 – Designware库 – 综合划分 • 实验 (1)
课程内容(四) 设计约束( Constraint) 设置设计环境 设置设计约束 设计优化 设计编译 FSM的优化 产生并分析报告 ·实验(2)
课程内容(四) • 设计约束（ Constraint） – 设置设计环境 – 设置设计约束 • 设计优化 – 设计编译 – FSM的优化 • 产生并分析报告 • 实验 (2)