《EDA工程实践》第六章 VHDL的基本描述语句

【例】 工工 BRARY工EEE; USE IEEE STD LOGIC 1164.ALL: ENTITY p check工S PoRT a: IN STD LOGIC VECTOR (7 DOWNTo 0) Y: OUT STD LOGIC END p check; ARCHITECTURE opt of p check IS SIGNAL tmp STD LOGIC BEG工N PROCESS (a) BEG工N <=10 FOR n IN 0 TO 7 LOOP tmp < tmp XoR a(n)i END LOOP Y END PROCESS eNd opt

【例】 EDA技术讲义 LIBRARY IEEE； USE IEEE.STD_LOGIC_1164.ALL； ENTITY p_check IS PORT ( a : IN STD_LOGIC_VECTOR (7 DOWNTO 0); y : OUT STD_LOGIC ); END p_check； ARCHITECTURE opt OF p_check IS SIGNAL tmp ：STD_LOGIC ； BEGIN PROCESS(a) BEGIN tmp <='0'; FOR n IN 0 TO 7 LOOP tmp <= tmp XOR a(n); END LOOP ; y <= tmp; END PROCESS; END opt;

EDA技术讲义 6.14LOOP语句 (3) WHILE LOO语句,语法格式如下: LOOP标号:WHIE条件LOOP 顺序语句 END LOOP LOOP标号];

EDA技术讲义 6.1.4 LOOP语句 （3）WHILELOOP语句，语法格式如下： [LOOP标号：] WHILE条件 LOOP 顺序语句 END LOOP [LOOP标号]；