目录..19614.4.2Bit-band访问14.4.3Flash修补重新映射...19614.4.4独占访问（exclusiveaccess）..19614.4.5存储器属性..19614.4.6流水线式取指，..19614.5外部专用外设接口...197..19714.6访问的对齐情况，.19814.7横跨区域的不对齐访问...19814.8Bit-band访问14.9写缓冲区..199.19914.10存储器属性..200第15章嵌入式跟踪宏单元15.1ETM概述20015.1.1ETM框图.20015.1.2ETM资源.201.20215.2数据跟踪.20215.3ETM资源.20215.3.1周期性同步（periodicsynchronization）15.3.2数据和指令地址比较资源.20215.3.3FIFO功能.203.20315.4跟踪输出.20315.5ETM结构..20315.5.1可重新开始的指令.20315.5.2异常返回15.5.3异常跟踪，..20415.6ETM编程器模型..20515.6.1APB接口..20515.6.2ETM寄存器列表.....206.20715.6.3描述ETM寄存器..209第16章嵌入式跟踪宏单元的接口...20916.1ETM接口概述16.2CPUETM接口端口描述..20916.3分支状态接口.210..213第17章指令周期定时..17.1关于指令周期定时.213.21317.2处理器的指令周期定时17.3加载/存储（Load-store）执行时序.216附录A信号描述.218A.1时钟.218A.2复位.218A.3杂项..218A.4中断接口.219A.5ICode接口.219A.6DCode接口.220
目录 14.4.2 Bit-band 访问.196 14.4.3 Flash 修补重新映射 .196 14.4.4 独占访问（exclusive access）.196 14.4.5 存储器属性.196 14.4.6 流水线式取指.196 14.5 外部专用外设接口.197 14.6 访问的对齐情况.197 14.7 横跨区域的不对齐访问.198 14.8 Bit-band 访问.198 14.9 写缓冲区.199 14.10 存储器属性.199 第 15 章 嵌入式跟踪宏单元.200 15.1 ETM 概述 .200 15.1.1 ETM 框图.200 15.1.2 ETM 资源.201 15.2 数据跟踪.202 15.3 ETM 资源 .202 15.3.1 周期性同步（periodic synchronization）.202 15.3.2 数据和指令地址比较资源.202 15.3.3 FIFO 功能 .203 15.4 跟踪输出.203 15.5 ETM 结构 .203 15.5.1 可重新开始的指令.203 15.5.2 异常返回.203 15.5.3 异常跟踪.204 15.6 ETM 编程器模型.205 15.6.1 APB 接口 .205 15.6.2 ETM 寄存器列表.206 15.6.3 描述 ETM 寄存器.207 第 16 章 嵌入式跟踪宏单元的接口.209 16.1 ETM 接口概述 .209 16.2 CPU ETM 接口端口描述.209 16.3 分支状态接口.210 第 17 章 指令周期定时.213 17.1 关于指令周期定时.213 17.2 处理器的指令周期定时.213 17.3 加载/存储（Load-store）执行时序.216 附录 A 信号描述.218 A.1 时钟.218 A.2 复位.218 A.3 杂项.218 A.4 中断接口.219 A.5 ICode 接口 .219 A.6 DCode 接口.220
目录.221A.7系统总线接口A.8专用外设总线接口...21...22A.9ITM接口..222A.10AHB-AP接口A.11ETM接口...223A.12测试接口.223附录B术语表.224+o.oSc.*c附录C周立功公司相关信息..236
目录 A.7 系统总线接口.221 A.8 专用外设总线接口.221 A.9 ITM 接口.222 A.10 AHB-AP 接口 .222 A.11 ETM 接口.223 A.12 测试接口.223 附录 B 术语表.224 附录 C 周立功公司相关信息.236
前言前言前言部分概述了Cortex-M3rOp0技术参考手册，包括以下内容：·关于本手册信息反馈·关于本手册本手册是关于Cortex-M3处理器的技术参考手册。产品修订状态rmpn标识符表示本手册中所述产品的修订状态。rm表示产品的主要修改。pn表示产品的细微修改。目标读者本手册是为基于Cortex-M3处理器来实现片上系统（SoC）器件的系统设计人员，系统整合人员，以及验证工程师而写的。本手册的使用本手册按以下章节组织：第1章概述本章描述了Cortex-M3处理器的组件以及处理器的指令集。第2章编程模型（programmer'smodel）本章描述了Cortex-M3的寄存器集，工作模式，和其它与Cortex-M3处理器的编程相关的信息。第3章系统控制本章描述了系统控制的寄存器和编程模型。第4章存储器映射本章描述了处理器映射和bit-banding特性。第5章异常本章描述了处理器的异常。第6章时钟与复位本章描述了处理器的时钟和复位。第7章功率管理本章描述了处理器功率管理和节电技术第8章嵌套向量中断控制器本章描述了处理器中断处理和控制1
前言 1 前言 前言部分概述了 Cortex-M3 r0p0 技术参考手册，包括以下内容： z 关于本手册 z 信息反馈 关于本手册 本手册是关于 Cortex-M3 处理器的技术参考手册。 产品修订状态 rnpn 标识符表示本手册中所述产品的修订状态。 rn 表示产品的主要修改。 pn 表示产品的细微修改。 目标读者 本手册是为基于 Cortex-M3 处理器来实现片上系统（SoC）器件的系统设计人员，系统 整合人员，以及验证工程师而写的。 本手册的使用 本手册按以下章节组织： 第 1 章 概述 本章描述了 Cortex-M3 处理器的组件以及处理器的指令集。 第 2 章 编程模型（programmer’s model） 本章描述了 Cortex-M3 的寄存器集，工作模式，和其它与 Cortex-M3 处理器的编程相关 的信息。 第 3 章 系统控制 本章描述了系统控制的寄存器和编程模型。 第 4 章 存储器映射 本章描述了处理器映射和 bit-banding 特性。 第 5 章 异常 本章描述了处理器的异常。 第 6 章 时钟与复位 本章描述了处理器的时钟和复位。 第 7 章 功率管理 本章描述了处理器功率管理和节电技术 第 8 章 嵌套向量中断控制器 本章描述了处理器中断处理和控制
前言第9章存储器保护单元本章描述了处理器的存储器保护单元第10章内核调试本章描述了对处理器内核的调试和测试处理。第11章系统调试本章描述了处理器系统调试组件。第12章调试端口本章描述了处理器调试端口，JTAG调试端口和串行线调试端口。第13章跟踪端口接口单元本章描述了处理器的跟踪端口接口单元（TPIU）。第14章总线接口本章描述了处理器的总线接口。第15章嵌入式跟踪宏单元本章描述了处理器的嵌入式跟踪宏单元（ETM）第16章嵌入式跟踪宏单元接口本章描述了处理器的ETM接口第17章指令时序本章描述了处理器的指令时序和时钟周期附录A信号描述本章汇总了Cortex-M3信号。2
前言 2 第 9 章 存储器保护单元 本章描述了处理器的存储器保护单元 第 10 章 内核调试 本章描述了对处理器内核的调试和测试处理。 第 11 章 系统调试 本章描述了处理器系统调试组件。 第 12 章 调试端口 本章描述了处理器调试端口，JTAG 调试端口和串行线调试端口。 第 13 章 跟踪端口接口单元 本章描述了处理器的跟踪端口接口单元（TPIU）。 第 14 章 总线接口 本章描述了处理器的总线接口。 第 15 章 嵌入式跟踪宏单元 本章描述了处理器的嵌入式跟踪宏单元（ETM） 第 16 章 嵌入式跟踪宏单元接口 本章描述了处理器的 ETM 接口 第 17 章 指令时序 本章描述了处理器的指令时序和时钟周期 附录 A 信号描述 本章汇总了 Cortex-M3 信号
第1章概述第1章概述本章简要介绍了Cortex-M3处理器和指令集，包含以下内容：·关于处理器处理器的组件?·可配置选项指令集汇总.1.1关于处理器Cortex-M3是一款低功耗处理器，具有门数目少，中断延迟短，调试成本低的特点，是为要求有快速中断响应能力的深度嵌入式应用而设计的。该处理器采用ARMv7-M架构。Cortex-M3处理器整合了以下组件：处理器内核。这款门数目少，中断延迟短的处理器具备以下特性：ARMv7-M：Thumb-2ISA子集，包含所有基本的16位和32位Thumb-2指令，用于多媒体，SIMD，E(DSP)和ARM系统访问的模块除外。只有分组的SP2硬件除法指令，SDIV和UDIV（Thumb-2指令）处理模式（handlermode）和线程模式（threadmode）Thumb状态和调试状态可中断-可继续（interruptible-continued）的LDM/STM，PUSH/POP，实现低中断延迟。自动保存和恢复处理器状态，可以实现低延迟地进入和退出中断服务程序(ISR)。支持ARMv6架构BE8/LEARMv6非对齐访问嵌套向量中断控制器（NVIC)。它与处理器内核紧密结合实现低延迟中断处理，并具有以下特性：外部中断可配置为1~240个优先级位可配置为3~8位中断优先级可动态地重新配置一：优先级分组。分为占先中断等级和非占先中断等级支持末尾连锁（tail-chaining）和迟来（latearrival）中断。这样，在两个中断之间没有多余的状态保存和状态恢复指令的情况下，使能背对背中断（back-to-backinterrupt）处理。处理器状态在进入中断时自动保存，中断退出时自动恢复，不需要多余的指令。存储器保护单元（MPU）。MPU功能可选，用于对存储器进行保护，它具有以下特性：3
第 1 章 概述 3 第1章 概述 本章简要介绍了 Cortex-M3 处理器和指令集，包含以下内容： z 关于处理器 z 处理器的组件 z 可配置选项 z 指令集汇总 1.1 关于处理器 Cortex-M3 是一款低功耗处理器，具有门数目少，中断延迟短，调试成本低的特点，是 为要求有快速中断响应能力的深度嵌入式应用而设计的。该处理器采用 ARMv7-M 架构。 Cortex-M3 处理器整合了以下组件： z 处理器内核。这款门数目少，中断延迟短的处理器具备以下特性： — ARMv7-M：Thumb-2 ISA 子集，包含所有基本的 16 位和 32 位 Thumb-2 指令， 用于多媒体，SIMD，E(DSP)和 ARM 系统访问的模块除外。 — 只有分组的 SP — 硬件除法指令，SDIV 和 UDIV（Thumb-2 指令） — 处理模式（handler mode）和线程模式（thread mode） — Thumb 状态和调试状态 — 可中断-可继续（interruptible-continued）的 LDM/STM，PUSH/POP，实现低中 断延迟。 — 自动保存和恢复处理器状态，可以实现低延迟地进入和退出中断服务程序 （ISR）。 — 支持 ARMv6 架构 BE8/LE — ARMv6 非对齐访问 z 嵌套向量中断控制器（NVIC）。它与处理器内核紧密结合实现低延迟中断处理，并 具有以下特性： — 外部中断可配置为 1～240 个 — 优先级位可配置为 3～8 位 — 中断优先级可动态地重新配置 — 优先级分组。分为占先中断等级和非占先中断等级 — 支持末尾连锁（tail-chaining）和迟来（late arrival）中断。这样，在两个中断 之间没有多余的状态保存和状态恢复指令的情况下，使能背对背中断 （back-to-back interrupt）处理。 — 处理器状态在进入中断时自动保存，中断退出时自动恢复，不需要多余的指令。 z 存储器保护单元（MPU）。MPU 功能可选，用于对存储器进行保护，它具有以下特 性：