7.3VHDL的基本知识 7.3.1关键字(保留字) 与其他任何计算机语言一样,VHDL语言要求我们遵守定义 了关键字( keyword)和语法( syntax)的一整套规则。“关键字 是在语言中具有特别含义的单词,它只能作为固定的用途,用 户不能用保留字作为标识符 sI after, all, and, begin, buffer, case, downto, else elsef, end, entity, for, if, in, is, library, loop, map, nand, new, next, nor, not, of, on, open or, others, out, process, range, signal, sla, sll, sra then, to, type, use, variable, When, while, with, XOr,XnO寺
7.3 VHDL的基本知识 7.3.1 关键字（保留字） 与其他任何计算机语言一样，VHDL语言要求我们遵守定义 了关键字（keyword）和语法（syntax）的一整套规则。“关键字” 是在语言中具有特别含义的单词，它只能作为固定的用途，用 户不能用保留字作为标识符。 如： after， all， and， begin，buffer，case， downto， else， elsef， end，entity，for， if， in，is， library，loop， map ， nand，new，next，nor，not，of ，on，open ， or ， others，out，process，range，signal，sla，sll，sra， then，to， type，use， variable，when，while，with， xor，xnor等
7.3VHDL的基本知识 7.32标识符 标识符( Identifiers)用来定义常数、变量、信号、端口、子程序 或参数的名字。VHDL的标识符由英文字母(AZ,az)、数字 (0~9)和下划线字符()组成。所有这些标识符必须遵守以下 规则: 1.标识符的第一个字符必须是英文字母; 2.标识符不区分大小写; 3.下划线字符不可用于标识符的最后一个字符; 4.标识符不允许连续出现两个下划线字符; 5.VHDL的关键字不能用作标识符使用; 6.标识符字符最长可以是32个字符
7.3.2 标识符 标识符（Identifiers）用来定义常数、变量、信号、端口、子程序 或参数的名字。VHDL的标识符由英文字母（A~Z，a~z）、数字 （0~9）和下划线字符（_）组成。所有这些标识符必须遵守以下 规则： 1. 标识符的第一个字符必须是英文字母； 2．标识符不区分大小写； 3．下划线字符不可用于标识符的最后一个字符； 4．标识符不允许连续出现两个下划线字符； 5．VHDL的关键字不能用作标识符使用； 6．标识符字符最长可以是32个字符。 7.3 VHDL的基本知识
7.3VHDL的基本知识 7.3数据对象 1.常量 常量( Constants)是指那些设计描述中不会变化的值。所 谓常量说明就是对某一常量名赋予一个固定的值,而且只 能赋值一次。通常赋值在程序开始前进行,该值的数据类 型则在说明语句中指明。常量说明的一般格式为 CONSTANT常量名:数据类型[:=设置值] 例如: CoNSTANT VcC: REAL: =5.0 定义Vcc的数据类型是实数,赋值为50V constant bus width: INTEGER: =8 定义 bus width被赋值为8的整数
7.3 VHDL的基本知识 7.3.3 数据对象 1．常量 常量（Constants）是指那些设计描述中不会变化的值。所 谓常量说明就是对某一常量名赋予一个固定的值，而且只 能赋值一次。通常赋值在程序开始前进行，该值的数据类 型则在说明语句中指明。常量说明的一般格式为 CONSTANT 常量名：数据类型 [：=设置值]； 例如： CONSTANT Vcc：REAL：=5.0； --定义Vcc的数据类型是实数，赋值为5.0V CONSTANT bus_width：INTEGER：=8； --定义bus_width被赋值为8的整数
7.3VHDL的基本知识 7.3数据对象 2.变量 变量( Variables)只能在进程语句、函数语句和过程语句结构中 使用。变量的赋值是直接的,非预设的。分配给变量的值会立即 成为当前值,变量不能表达“连线”或存储元件。变量说明的格 式为 VARIABLE变量名:数据类型[:=设置值] 例如 VARIABLE XY: INTEGER; 定义xy变量数据类型是整数
7.3 VHDL的基本知识 7.3.3 数据对象 2．变量 变量（Variables）只能在进程语句、函数语句和过程语句结构中 使用。变量的赋值是直接的，非预设的。分配给变量的值会立即 成为当前值，变量不能表达“连线”或存储元件。变量说明的格 式 为 VARIABLE 变量名：数据类型 [：=设置值]； 例如： VARIABLE x,y：INTEGER； -- 定义x,y变量数据类型是整数
7.3VHDL的基本知识 7.3数据对象 3.信号 信号( Signals)代表连线,是电路内部硬件连接的抽象。 作为连线,信号可以是逻辑门的输入或输出,信号也可 以表达存储元件的状态。信号通常在构造体、程序包和 实体中说明。信号说明的格式为 SIGNAL信号名:数据类型[:=设置值]; 例如 SIGNAL clk: bit: =0 定义时钟信号clk的初始值为0 SIGNAL count: BIT VECTOR(3 DOWNTO 0) 定义计数输出信号 count为4位位矢量
7.3 VHDL的基本知识 7.3.3 数据对象 3．信号 信号（Signals）代表连线，是电路内部硬件连接的抽象。 作为连线，信号可以是逻辑门的输入或输出，信号也可 以表达存储元件的状态。信号通常在构造体、程序包和 实体中说明。信号说明的格式为 SIGNAL 信号名：数据类型 [：=设置值]； 例如： SIGNAL clk：BIT ：=’0’； --定义时钟信号clk的初始值为0 SIGNAL count：BIT_VECTOR(3 DOWNTO 0)； --定义计数输出信号count为4位位矢量