51基本设计流程 515时序仿真 CLock Base wayeform on C Clock settings Time period Period:[2.0 us Phase: 0.0 Duty cycle (%):50 a OK Cancel 图5-15设置时钟CLK的周期 K 康芯科技
KX 图5-15 设置时钟CLK的周期 康芯科技 5.1.5 时序仿真 5.1 基本设计流程
51基本设计流程 515时序仿真 Hode Properties General Na ame Typ OUTPUT value type: 9-Level 且a adⅸ signed Decimal Bus width: 4 Display gray code count as binary count 图5-16选择总线数据格式 K 康芯科技
KX 图5-16 选择总线数据格式 康芯科技 5.1.5 时序仿真 5.1 基本设计流程
51基本设计流程 515时序仿真 5.12 Name Value at 51020515360520460525605301205 10.5n10.55ns BO RST B O COUT BX F8888808888888888888989888%8 图5-17设置好的激励波形图 K 康芯科技
KX 康芯科技 图5-17设置好的激励波形图 5.1.5 时序仿真 5.1 基本设计流程
51基本设计流程 515时序仿真 +.Timing Analysis Settings +EDA Tool Settings Simulation mode: Timing +Compilation Process Settings Simulation input: CNT10 wwf -Analysis& Synthesis Settings VHDL Input Simulation period verilog hdl input C Run simulation until all vector stimuli are used Default Parameters Synthesis Netlist Optimizations C End simulation at -Fitter Settings Design Assistant r Check outputs Waveform Comparison Settings Signal ap l Logic Analyzer Setup and hold time violation detection Logic Analyzer Interface SignalProbe Settings v Glitch detection: 1 日 Simulator Setting y Simulation coverage reporting Report Settings Simulation Power 图5-18选择仿真控制 K 康芯科技
KX 图5-18 选择仿真控制 康芯科技 5.1.5 时序仿真 5.1 基本设计流程
51基本设计流程 515时序仿真 5.12us 10.24us15.36us20.48 25.6us30.72us Name Value at 10.510.55ns B O B O IUT B O U O 012X3X456X7X8X90XmX23X4 CQ[3] B O CQ[2] B0 cQ[1] B0 CQ[0] BO 图5-19仿真波形输出 K 康芯科技
KX 图5-19 仿真波形输出 康芯科技 5.1.5 时序仿真 5.1 基本设计流程