数字集成电路的结构特点(M0S电路) 基本单元:M0S晶体管 D NMOS GdL PMOS 由两个有源区和一个栅极沟道构成; 对于N0s,B通常接地;当V。>V时,电子被吸引到栅极下面,形成导电通 道;对于PM0S,B通常接正电源;当VB>V时,空穴电子被吸引到栅板下面, 形成导电通道 典型参数:沟道宽度W、沟道长度L;导通电阻R/R、栅板电容CG; R∝山L/W C∝WL 在晶体管层次中,减小线宽L是提高集成庋的最重要手段,同时L的减小 也会使电阻和电容减小,从而减小电路时间常数,使电路速度提高。 凡十年来,数字电路的发晨主要依赖于线宽L的减小。 组合逻辑 反相器
数字集成电路的结构特点（CMOS 电路） 基本单元： MOS 晶体管 由两个有源区和一个栅极沟道构成； 对于 NMOS，B 通常接地；当 时，电子被吸引到栅极下面，形成导电通 道；对于 PMOS，B 通常接正电源；当 时，空穴电子被吸引到栅极下面， 形成导电通道； V V GB th > V V BG th > 典型参数：沟道宽度 W、沟道长度 L； 导通电阻 / Rn R p 、栅极电容 ； CG R ∝ μL W/ C WL ∝ 在晶体管层次中，减小线宽 L 是提高集成度的最重要手段，同时 L 的减小 也会使电阻和电容减小，从而减小电路时间常数，使电路速度提高。 几十年来，数字电路的发展主要依赖于线宽 L 的减小。 组合逻辑 反相器
由一个P晶体管和一个N晶体管互补连接形成; X GRD GRD 与非门和或非门 A 在与非门和或非门结构中,增加输入会加大串联和并联部分的不对称性, 使器件的带负载能力和速度受到影响;为限制这种影响,在电路设计时,通常 将输入端的数量控制在4输入以内;当设计多输入电路时,通常采用分级运算 方式来改善器件的性能; 与或运算结构 标准的组合运算结构可以表现为“与或非(A0I结构和“或与非(0AI 结构 由N晶体管串联构成“与”逻輯,并联构成“或”逻辑,通过串并联组合 就可以得到上速结构;P晶体管采用对偶网络连接形成;
由一个 P 晶体管和一个 N 晶体管互补连接形成； 与非门和或非门 在与非门和或非门结构中，增加输入会加大串联和并联部分的不对称性， 使器件的带负载能力和速度受到影响；为限制这种影响，在电路设计时，通常 将输入端的数量控制在 4 输入以内；当设计多输入电路时，通常采用分级运算 方式来改善器件的性能； 与或运算结构 标准的组合运算结构可以表现为“与或非（AOI）”结构和“或与非（OAI）” 结构； 由 N 晶体管串联构成“与”逻辑，并联构成“或”逻辑，通过串并联组合 就可以得到上述结构；P 晶体管采用对偶网络连接形成；
C-dc D-d F A-dc B-d D F=(AB+CD cM0S组合逻辑的共同特点 设F为一个只包含“与、或”的逻輯运算,则其反函数F总可以采用单级 电路运算实现; 运算电路由接地的N网络和接正电源的P网络构成; “与、或”运算在N网络中表现为“串连、并联”,P网络与N网络对偶 所有单级电路都必然为反相输出,正相输出电路至少为2级电路; 当输入端数量为n时,电路中最大可能的导通电阻为单晶体管导通电阻的n 电路设计优化时,在现有优化的基础上,应该考虑进一步减少运算或减少 变量的方法。 例1:合并同类运算 F"〓 ab+brac F=b(atc+ac F 12支晶体管 10只晶体管 例2:消除反变量
CMOS 组合逻辑的共同特点 设 F 为一个只包含“与、或”的逻辑运算，则其反函数 F’总可以采用单级 电路运算实现； 运算电路由接地的 N 网络和接正电源的 P 网络构成； “与、或”运算在 N 网络中表现为“串连、并联”，P 网络与 N 网络对偶； 所有单级电路都必然为反相输出，正相输出电路至少为 2 级电路； 当输入端数量为 n 时，电路中最大可能的导通电阻为单晶体管导通电阻的 n 倍； 电路设计优化时，在现有优化的基础上，应该考虑进一步减少运算或减少 变量的方法。 例 1：合并同类运算 12 支晶体管 10 只晶体管 例 2：消除反变量
F=C+' BC 4'4 A41 C-2(4cy (C)-o B 14只晶体管 12只晶体管 cM0S时序逻辑 考虑到电路效率,组合逻辑决的输入数量受到限制,必须进行分级迳算; 通常采用寄存器传输方式进行电路结构设计:每个组合块的输入输出均来 自或存放到寄存器组中;在同步电路中,所有的寄存器都在同样的时钟边沿传 递数据 下一状态激励 当前状态 输出逻辑 流水线存 流水线 时钟信号 S-R锁存器 p385图7-5 00上一个Q值上一个QN值
14 只晶体管 12 只晶体管 CMOS 时序逻辑 考虑到电路效率，组合逻辑块的输入数量受到限制，必须进行分级运算； 通常采用寄存器传输方式进行电路结构设计：每个组合块的输入输出均来 自或存放到寄存器组中；在同步电路中，所有的寄存器都在同样的时钟边沿传 递数据； S-R 锁存器 p.385 图 7-5
亚稳态或不确定态问题 最小脉冲宽度:传播延迟 D锁存器(带使能端) p388图7-12 0x上一个Q值上一个礁 将同步S-R的輸入反相连接,消除输入状态的约束(11 建立时间与保持时间:在C的边沿附近;输入不能在此段时间内变化; 时序电路中的时间关系 (激勵、时钟)一触发器輸出一组合逻辑一下一级触发器 T:触发器延迟时间:从时钟改变到触发器输出稳定; TD:组合逻辑延迟时间; Tpd:触发器时钟的延迟容限; 系统时钟周期T>TC+ TD+Tsetup-Tpd; 数字集成电路的设计特点 组合电路设计 简单单元系统:输入变量少 穷举输入变量组合与输出的关系:真值表/卡诺图;
亚稳态或不确定态问题 最小脉冲宽度：传播延迟 D 锁存器（带使能端） p.388 图 7-12 将同步 S-R 的输入反相连接，消除输入状态的约束（11）； 建立时间与保持时间：在 C 的边沿附近；输入不能在此段时间内变化； 时序电路中的时间关系： （激励、时钟）--触发器输出—组合逻辑—下一级触发器 TC：触发器延迟时间：从时钟改变到触发器输出稳定； TD：组合逻辑延迟时间； Tpd：触发器时钟的延迟容限； 系统时钟周期 T>TC+TD+Tsetup-Tpd； 数字集成电路的设计特点 组合电路设计 简单单元系统：输入变量少 穷举输入变量组合与输出的关系：真值表/卡诺图；