VerilogHDL代码的基本结构及特点大T例三一个二选一的muxOTONGmodule mux(out,a,b,sel);inputa,b,sel;seoutput out;reg out;outalways @(seloraorb)if (! sel) out = a;else out = b;endmodule行为级描述122025/12/3
2025/12/3 12 例三: 一个二选一的mux module mux(out, a, b, sel); input a, b, sel; output out; reg out; always @ (sel or a or b) if (! sel) out = a; else out = b; endmodule Verilog HDL 代码的基本结构及特点 行为级描述
VerilogHDL代码的基本结构及特点1909T物四一个二选一的OTONGmuxaselamodule mux(out, a, b,sel);nsinputa,b,sel;output out;selbbnotu1(ns1,s1)and #1 u2(sela,a,nsl)and #1 u3(selb,b,sel);slor#2u4(out,sela,selb);门级描述endmodule132025/12/3
2025/12/3 13 例四: 一个二选一的 mux module mux(out, a, b, sel); input a, b, sel; output out; not u1(ns1,s1); and #1 u2(sela,a,nsl); and #1 u3(selb,b,sel); or #2 u4(out,sela,selb); endmodule a b sl selb sela nsl Verilog HDL 代码的基本结构及特点 门级描述
VerilogHDL代码的基本结构及特点例五缓冲器阵列-ALIS大TOTONG门级描述modulearray_buf(in,out,en)3.input[3:0]in;in/3:0un1_in_3[0]output[3:0]out;input en;/*instance*Ibufif1un1_in_2[0]array_bufo(out[],in[0],en);bufif1array_buf1(out[1],in[1],en);un1_in_1[0]bufif1array_buf2(out[2],in[2],en);bufif1un1_in[0]array_buf3(out[3],in[3],en);endmodule2025/12/314
2025/12/3 14 Verilog HDL 代码的基本结构及特点 例五: 缓冲器阵列 门级描述 module array_buf(in,out,en); input [3:0] in; output [3:0] out; input en; /*instance*/ bufif1 array_buf0(out[0],in[0],en); bufif1 array_buf1(out[1],in[1],en); bufif1 array_buf2(out[2],in[2],en); bufif1 array_buf3(out[3],in[3],en); endmodule
VerilogHDL代码的基本结构及特点大TOTONG例六：3位全加器module adder(count, sum,a, b, cin)input [2:0] a,b;input cin;output count;output [2:0] sum;assigncount,sum)=a+b+cin,endmodule152025/12/3
2025/12/3 15 module adder(count, sum, a, b, cin); input [2:0] a,b; input cin; output count; output [2:0] sum; assign {count, sum} = a+b+cin; endmodule Verilog HDL 代码的基本结构及特点 例六: 3位全加器
VerilogHDL代码的基本结构及特点大T4位全加器OTONGmodule adder4(cout,sum,ina,inb,cin);output[3:0]sum;output cout;input[3:0] ina,inb;input cin;assigncout,sum)=ina+inb+cinendmodule162025/12/3
2025/12/3 16 module adder4(cout,sum,ina,inb,cin); output[3:0] sum; output cout; input[3:0] ina,inb; input cin; assign {cout,sum}=ina+inb+cin; endmodule Verilog HDL 代码的基本结构及特点 例七: 4位全加器