数字系统硬件设计概述 VHDL语言设计方法 VHDL是硬件描述语言,是描述硬件电路的功能、信号连接关系、定时关 系的语言。 采用自上而下的设计方法 早期仿真,提高了资源利用率,设计周期短 行为级仿真 RTL级仿真 ÷门级仿真 降低设计难度 主要设计文件是程序,可读性好,文件量小,可移植性好 《总目录)(退出
6 数字系统硬件设计概述 VHDL语言设计方法 VHDL 是硬件描述语言，是描述硬件电路的功能、信号连接关系、定时关 系的语言。 ▪采用自上而下的设计方法 ▪早期仿真，提高了资源利用率，设计周期短 ❖行为级仿真 ❖RTL级仿真 ❖门级仿真 ▪降低设计难度 ▪主要设计文件是程序，可读性好，文件量小，可移植性好 > 总目录 退出
自上至下设计系统硬件过程 规格设计 行为级描述 行为级仿真 RTL级描述 RTL级仿真 输出门级网表一门级仿真、检查一逻辑综合、优化 《总目录)退出
7 自上至下设计系统硬件过程 规格设计 行为级描述 行为级仿真 RTL级描述 RTL级仿真 输出门级网表 门级仿真、检查 逻辑综合、优化 > 总目录 退出
数字系统硬件设计概述 利用ⅤHDL语言设计电路的优点 设计技术齐全,方法灵活 行为级设计 设计数学模型 RTL级设计 生成电路 结构化设计 生成电路,与原理图设计方法相似 描述功能强 设计电路与工艺无关 "成果易于共享 《总目录)《退出
8 数字系统硬件设计概述 ▪利用VHDL语言设计电路的优点 ▪设计技术齐全，方法灵活 ▪ 行为级设计－－－－设计数学模型 ▪ RTL级设计 －－－－生成电路 ▪ 结构化设计－－－－生成电路，与原理图设计方法相似 ▪描述功能强 ▪设计电路与工艺无关 ▪成果易于共享 > 总目录 退出
数字系统硬件设计概述 VHDL语言描述的范畴 ASc电路设计 局部电路的设计和仿真 系统的硬件、软件的协同设计 《总目录)(退出
9 VHDL 语言描述的范畴 ASIC电路设计 局部电路的设计和仿真 系统的硬件、软件的协同设计 数字系统硬件设计概述 > 总目录 退出
VHDL语言的基本结构 一般的高级语言: 描述算法运算,是控制流,目的是实现过程控制。 VHDL语言: 描述具体的数字系统或数字电路的功能,目的是生成硬件电路 ,采用的主要是并发语言。 《总目录)(退出
10 VHDL语言的基本结构 一般的高级语言： 描述算法运算，是控制流，目的是实现过程控制。 VHDL语言： 描述具体的数字系统或数字电路的功能，目的是生成硬件电路 ，采用的主要是并发语言。 > 总目录 退出