5.1 4位加法计数器的VHDL描述 5.2不同工作方式的时序电路设计 5.3 数据对象DATA OBJECTS
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4.1 多路选择器VHDL描述 4.2 寄存器描述及其VHDL语言现象 4.3 1位二进制全加器的VHDL设计
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本章首先介绍FPGA/CPLD开 发和ASIC设计的流程，然后分别 介绍与这些设计流程中各环节密 切相关的EDA工具软件，最后就 MAX+plusII的基本情况和EDA 重用模块IP作一简述
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1.1 EDA技术及其发展 1.2 EDA技术实现目标 1.3 硬件描述语言VHDL 1.4 VHDL综合
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12.1 等精度频率计设计 12.2 使用IP Core设计FIR滤波器
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11.1EDA软件接口流程 11.2 Synplify与MAX+plusII的接口 11.3 ModelSim与MAX+plusII的接口
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10.1 面积优化 10.2 速度优化 10.3 使用MAX+plusII优化设计 10.4 其他设置
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9.1 数/模转换器（DAC） 9.2 模/数转换器（ADC） 9.3 A/D转换器应用举例
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8.1 集成555定时器及应用 8.2 门电路构成的矩形波发生器及整形电路
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