65同步时序逻辑电路的设计 同步时序逻辑电路设计又称同步时序逻辑电路 综合,其基本指导思想是用尽可能少的触发器和门 电路来完成设计 651同步时序电路设计的一般步骤 1.作原始状态图和状态表; 2.对原始状态表化简; 3.状态分配; 4.选定触发器;5求出输出函数和激励函数表达式; 6.画出逻辑电路图
6.5 同步时序逻辑电路的设计 同步时序逻辑电路设计又称同步时序逻辑电路 综合，其基本指导思想是用尽可能少的触发器和门 电路来完成设计。 6.5.1 同步时序电路设计的一般步骤 1. 作原始状态图和状态表； 2. 对原始状态表化简； 3. 状态分配； 4. 选定触发器；5.求出输出函数和激励函数表达式； 6. 画出逻辑电路图
6.52建立原始状态图 状态图是同步时序电路设计的依据,它必须 正确反映设计要求。状态图的构成没有统一的方 法,关键是要充分正确地理解设计要求,明确电 路的输入条件和输出要求,输入和输出关系,以 及状态的转换关系 原始状态图建立的一般过程为: 假定一个初始状态,由此出发,每加入一个 输入信号,则记忆其次态,并标出其相应的输出 值。次态可能为现态、已有状态或新的状态,直 到没有新的状态为止。每个状态的各种可能的输 入值都要考虑到
6.5.2 建立原始状态图 状态图是同步时序电路设计的依据，它必须 正确反映设计要求。状态图的构成没有统一的方 法，关键是要充分正确地理解设计要求，明确电 路的输入条件和输出要求，输入和输出关系，以 及状态的转换关系。 原始状态图建立的一般过程为： 假定一个初始状态，由此出发，每加入一个 输入信号，则记忆其次态，并标出其相应的输出 值。次态可能为现态、已有状态或新的状态，直 到没有新的状态为止。每个状态的各种可能的输 入值都要考虑到
例:某序列检测器有一个输入 端x和一个输出端Z。从ⅹ端输入 组按时间顺序排列的串行二进电路的 Mealy型状态表 制码。当输入序列中出现101时, 输出Z=1,否则Z=0。试作出 次态输出 该序列检测器的 Mealy型和现态 Moore型原始状态图和状态表 oS/0S/ 0 0/0 0/0 0/0 S S2/0 S1/0 0(0 3 2
例: 某序列检测器有一个输入 端x和一个输出端Z。从x端输入 一组按时间顺序排列的串行二进 制码。当输入序列中出现101时， 输出Z＝1，否则 Z＝0。试作出 该 序 列 检 测 器 的 Mealy 型 和 Moore型原始状态图和状态表。 S0 S1 S3 S2 1/1 1/0 0/0 0/0 0/0 1/0 0/0 1/0 电路的Mealy 型状态表 现态 次态/输出 x=0 x=1 S0 S1 S2 S3 S0 /0 S2 /0 S0 /0 S2 /0 S1 /0 S1 /0 S3 /1 S1 /0
电路的 Moore型状态表 次态 输出 现 Z S S 000 S S S
电路的 Moore 型状态表 现态 次 态 x=0 x=1 S 0 S 1 S 2 S 3 S 0 S 2 S 0 S 2 S 1 S 1 S 3 S 1 输 出 Z0001 S 0 /0 S 1 /0 S2 S3 /1 /0 1 01 0 0 0 1 1
例:假设某同步时序电解: 路,用于检测串行输入 的8421BCD码,其输入 A 的顺序是先高位后低位 0 0/ l/0 当出现非法数字(即输入 1010,1011,1100, B C 1101,1110,111)时, 0/0 电路的输出为1。试作出 该时序电路的 Mealy型 E 原始状态图和状态表。 0/0 1/0 F G
例: 假设某同步时序电 路，用于检测串行输入 的8421BCD码，其输入 的顺序是先高位后低位， 当出现非法数字(即输入 1010，1011，1100， 1101，1110，1111)时， 电路的输出为1。试作出 该时序电路的Mealy型 原始状态图和状态表。 F D A B C E G 0/0 1/0 0/0 1/0 0/0 1/0 0/0 1/0 解：