moduleleddecoder(a,b,c,d,e,f,g,D):output a,b,c,d,e,f,g;input[3:0]D;>文本输入：菜单rega,b,c,d,e,f,g;always@(D)"File"/"New"，选择begincase(D)"Verilog HDL File"，在文4'd0:(a,b,c,d,e,f.g}=7"b1111110;4d1:ja,b,c,d.e,f,g/=7"b0110000本编辑窗口编辑文本4'd2:(a,b,c,d,e,fg}=7'b1101101;4'd3:(a,b,c,d,e,f,g/=7"b1111001;>保存文件时，文件名与模4'd4:(a,b,c,d,e,f,g}=7"b0110011;4'd5:/a,b,c,d,e,f,g/=7"b1011011块名要一致，且将“add4'd6:a,b,cd,e,f.g/=7b10111114'd7:(a,b,c,d,e,f,g}=7"b1110000;file to current project" 选4'd8:a,b,c,d,efg/=7"b11111114'd9:a,b.cd,e.f.g/=7b1111011项打勾;4'hA:fa,b.c,defg/=7'b11101114'hB:(a,b,c,d,e,f,g}=7"b00111114"hC:(a,b,c,d,e,f,g)=7"b1001110;>也可以在“project"菜单下4'hD:(a,b,c,d,e,f,g)=7"b0111101;4'hE:(a,b,c,d,e,f.g/=7b1001111增删文件。4'hF:[a,b,c,d,e,f,g)}=7"b1000111;endcaseendendmodule
文本输入:菜单 “File”/“New” ，选择 “Verilog HDL File” ，在文 本编辑窗口编辑文本； 保存文件时，文件名与模 块名要一致，且将“add file to current project”选 项打勾； 也可以在“project”菜单下 增删文件。 module leddecoder(a,b,c,d,e,f,g,D); output a,b,c,d,e,f,g; input[3:0] D; reg a,b,c,d,e,f,g; always@(D) begin case(D) 4'd0:{a,b,c,d,e,f,g}=7'b1111110; 4'd1:{a,b,c,d,e,f,g}=7'b0110000; 4'd2:{a,b,c,d,e,f,g}=7'b1101101; 4'd3:{a,b,c,d,e,f,g}=7'b1111001; 4'd4:{a,b,c,d,e,f,g}=7'b0110011; 4'd5:{a,b,c,d,e,f,g}=7'b1011011; 4'd6:{a,b,c,d,e,f,g}=7'b1011111; 4'd7:{a,b,c,d,e,f,g}=7'b1110000; 4'd8:{a,b,c,d,e,f,g}=7'b1111111; 4'd9:{a,b,c,d,e,f,g}=7'b1111011; 4'hA:{a,b,c,d,e,f,g}=7'b1110111; 4'hB:{a,b,c,d,e,f,g}=7'b0011111; 4'hC:{a,b,c,d,e,f,g}=7'b1001110; 4'hD:{a,b,c,d,e,f,g}=7'b0111101; 4'hE:{a,b,c,d,e,f,g}=7'b1001111; 4'hF:{a,b,c,d,e,f,g}=7'b1000111; endcase end endmodule
创建工程文件3）编译输入文件完成后，就可以进行编译，菜单"Processing"/"Start Compilation"。编译通过后，可以创建符号文件.bsf或包含文件.inc，菜单“File/Creat"。这样就可以供其他文件调用，进行层次化设计了
3）编译 输入文件完成后，就可以进行编译，菜单 “Processing” /“Start Compilation” 。 编译通过后，可以创建符号文件.bsf或包含 文件.inc，菜单“File/Creat”。这样就可以 供其他文件调用，进行层次化设计了。 创建工程文件