附录GW48EDA系统使用说明 第一节GW48教学实验系统原理与使用介绍 GW48系统使用注意事项 a:闲置不用GW48EDA系统时,关闭电源,拔下电源插头!!! b:EDA软件安装方法可参见光盘中相应目录中的中文 README. TXT:详细使用方法可参阅本书 或《EDA技术实用教程》、或《VHDL实用教程》中的相关章节。 c:在实验中,当选中某种模式后,要按一下右侧的复位键,以使系统进入该结构模式工作。 d;换目标芯片时要特别注意,不要插反或插错,也不要带电插拔,确信插对后才能开电源。其它 接口都可带电插拔(当适配板上的10芯座处于左上角时,为正确位置)。 e:系统板上的空插座是为单片机AT89C2051准备的,除非进行单片机与 FPGA/CPLD的接口实验和 开发,平时在此座上不允许插有任何器件,以免与系统上的其它电路发生冲突。单片机与系统的连接 情况可参阅以下的附图2-13。该单片机和相应的编程器需自备或另购。 f:对工作电源为5V的CPLD(如1032E/1048C、95108或7128S等)下载时。最好将系统的电路“模 式”切换到“b”,以便使工作电压尽可能接近5V g:Gw48详细使用方法可参见教学软件:EDA-VHDL多媒体CAI.ppt 、GW48系统主板结构与使用方法 附图1-1A和1-1C为GW48型EDA实 验开发系统的主板结构图,该系统的实验 电路结构是可控的。即可通过控制接口键 o vcc SW9,使之改变连接方式以适应不同的实③88 TMS 00 SELO 验需要。因而,从物理结构上看,实验板 nsTA 0 SEL1 的电路结构是固定的,但其内部的信息流 2.5/18V0 SPEAKER o oCLOCKO 在主控器的控制下,电路结构将发生变 P48o0P04 化。这种“多任务重配置”设计方案的目 的有3个:1.适应更多的实验与开发项 目;2.适应更多的PLD公司的器件:3.适Po18E TMSO 0SELO 应更多的不同封装的FPGA和CPLD器件。P2。F03 nsTA∏°0sEL1 系统板面主要部件及其使用方法说明如 GNDo o VCC P2600Po27 Too‖25/18V 下(请参看相应的实验板板面和附图 目标板插座1 目标板插座2 下载接口2 1-1A/C)。 跗图1-1B、(W48系统目标板插座引脚信号图 以下是对GW48系统主板功能 块的注释,但请注意,有的功能块 附表1-1在线编程坐各引脚与不同PD公司器件编程下载接口说明 仅GW48-GK系统存在: PLD公司 LATTICE| ALTERA/ ATMEL XILINX VANTIS (1)SW9:按动该键能使实编程座1 spLI| CPLDFPGACPLD FPGA CPLD 引脚 验板产生12种不同的实验电路结TK) SCLK TcK dclK ToκcL 构。这些结构如第二节的13张实m0(3)MDE CONF DON TDO DONE TDO 验电路结构图所示。例如选择了 NO.3”图,须按动系统板上的 TMS(5) ISPEN TMS nCONFIG TMS/PROGRAMENABLE nSTA(7)SDO sTATUS sN9键,直至数码管SW9显示“3”,m(| SDITDIDATAOTDI 于是系统即进入了NO.3图所示的SEL0 GND VCO*VCC* GNDGND 实验电路结构。 VCCl VCC*VCC*k (2)B2:这是一块插于主系统 注:VCC旁的*号对混合电压 FPGA/CPLD,应该是 VCCIO 板上的目标芯片适配座。对于不同的目标芯片可配不同的适配座。可用的目标芯片包括目前
附录 GW48 EDA 系统使用说明 第一节 GW48 教学实验系统原理与使用介绍 一、GW48 系统使用注意事项 a：闲置不用 GW48 EDA 系统时，关闭电源，拔下电源插头！！！ b：EDA 软件安装方法可参见光盘中相应目录中的中文 README.TXT；详细使用方法可参阅本书 或《EDA 技术实用教程》、或《VHDL 实用教程》中的相关章节。 c：在实验中，当选中某种模式后，要按一下右侧的复位键，以使系统进入该结构模式工作。 d：换目标芯片时要特别注意，不要插反或插错，也不要带电插拔，确信插对后才能开电源。其它 接口都可带电插拔（当适配板上的 10 芯座处于左上角时，为正确位置）。 e：系统板上的空插座是为单片机 AT89C2051 准备的，除非进行单片机与 FPGA/CPLD 的接口实验和 开发，平时在此座上不允许插有任何器件，以免与系统上的其它电路发生冲突。单片机与系统的连接 情况可参阅以下的附图 2-13。该单片机和相应的编程器需自备或另购。 f：对工作电源为 5V 的 CPLD（如 1032E/1048C、95108 或 7128S 等）下载时。最好将系统的电路“模 式”切换到“ b”，以便使工作电压尽可能接近 5V。 g:GW48 详细使用方法可参见教学软件：EDA-VHDL 多媒体 CAI.ppt 二、GW48 系统主板结构与使用方法 附图 1-1A 和 1-1C 为 GW48 型 EDA 实 验开发系统的主板结构图，该系统的实验 电路结构是可控的。即可通过控制接口键 SW9，使之改变连接方式以适应不同的实 验需要。因而，从物理结构上看，实验板 的电路结构是固定的，但其内部的信息流 在主控器的控制下，电路结构将发生变 化。这种“多任务重配置”设计方案的目 的有 3 个：1.适应更多的实验与开发项 目；2. 适应更多的 PLD 公司的器件；3. 适 应更多的不同封装的 FPGA 和 CPLD 器件。 系统板面主要部件及其使用方法说明如 下（请参看相应的实验板板面和附图 1-1A/C）。 附图 1-1B、GW48 系统目标板插座引脚信号图 以下是对 GW48 系统主板功能 块的注释，但请注意，有的功能块 仅 GW48-GK 系统存在： （1） SW9 ：按动该键能使实 验板产生 12 种不同的实验电路结 构。这些结构如第二节的 13 张实 验电路结构图所示。例如选择了 “NO.3”图，须按动系统板上的 SW9 键，直至数码管 SWG9 显示“3”， 于是系统即进入了 NO.3 图所示的 实验电路结构。 （2） B2 ：这是一块插于主系统 板上的目标芯片适配座。对于不同的目标芯片可配不同的适配座。可用的目标芯片包括目前 附表 1-1 在线编程坐各引脚与不同 PLD 公司器件编程下载接口说明 PLD 公司 LATTICE ALTERA/ATMEL XILINX VANTIS 编程座 引脚 IspLSI CPLD FPGA CPLD FPGA CPLD TCK (1) SCLK TCK DCLK TCK CCLK TCK TDO (3) MODE TDO CONF_DON E TDO DONE TMS TMS (5) ISPEN TMS nCONFIG TMS /PROGRAM ENABLE nSTA (7) SDO nSTATUS TDO TDI (9) SDI TDI DATA0 TDI DIN TDI SEL0 GND VCC* VCC* GND GND VCC* SEL1 GND VCC* VCC* VCC* VCC* GND 注：VCC 旁的 * 号对混合电压 FPGA/CPLD，应该是 VCCIO
古将 视颏接口 UART接口 Clocko 50M晶振 ○器 咨 低频组中频组高频组 显示控制器件4 /8 L且标板插座2cQN g○ 目标芯片 大容量 RAM/ROM 适B座 2○ 寸涵剩 模数转换器件∥5○ 寸 ③③⑧ g 在线下载 J3B 数模转换器件 ○ 目标板插座1CON1 单片机接口器件 显示控制器件1 ○ 8bs「显示控制器件2 热一 显示控制器件3 yteBlasterMV SWG9 口 FUSE 电源开关 位劉刂 在线下载通讯接口 附图1-1cGW48GK实验开发系统的板面结构图 世界上最大的六家FPGA/CPLD厂商几乎所有CPLD、FPGA和所有 ispPAC等模拟EDA器件。第三节的
数模转换器件 模数转换器件 大容量RAM/ROM 单片机接口器件 S1 器件 串行 总线 12 数码 12 数码 9 数码 9 数码 在线下载接口 接口电路切换座 模块 / 配置 下载 在系统 显示控制器件4 显示控制器件3 电位器 VR1 显示控制器件2 显示控制器件1 检测电源 键盘接口 鼠标接口 在线下载通讯接口 接口 电路 模拟接口 模式配置键 系统复位 11 数码 10 数码 12 键 11 键 10 键 9 键 B 键 A 键 5V ,+/-12V 3.3V, 2.5V 1.8V 电压源模块 SWG9 模式指示 PS/2接口 PS/2接口 CON1 B2 适配座 目标芯片 J3B 在线下载口 目标板插座1 2 目标板插座2 CON2 1 CPLD/FPGA 目标芯片 EDA实验开发 5 数码 4 数码 3 数码 2 数码 D5 D4 D3 D2 8 键 1 键 频率计 时钟频率选择 JP1A JP1B JP1C 低频组 中频组 高频组 Clock0 接口 UART接口 USB 时钟发生电路 接口电路 视频接口电路 RS-232 B4 B8 B3 VGA VGA 视频接口 RS-232 100M晶振 J8 C38 扬声器 50M晶振 ASIC KONXIN D/A信号输出 A/D信号输入 A/D信号输入 J2 AIN0 AIN1 AOUT JP2 D9 D10 D11 D12 D16 D15 D14 D13 2 键 3 键 4 键 7 键 6 键 5 键 ByteBlasterMV ByteBlaster 散热器 8 数码 7 数码 6 数码 1 数码 FUSE 电源开关 K1 D8 D7 D6 D1 附图 1-1C GW48-GK 实验开发系统的板面结构图 世界上最大的六家 FPGA/CPLD 厂商几乎所有 CPLD、FPGA 和所有 ispPAC 等模拟 EDA 器件 。第三节的
表中已列出多种芯片对系统板引脚的对应关系,以利在实验时经常查用 (3)J3B/J3A:如果仅是作为教学实验之用,系统板上的目标芯片适配座无须拔下,但如果要进 行应用系统开发、产品开发、电子设计竞赛等开发实践活动,在系统板上完成初步仿真设计后,就有 必要将连有目标芯片的适配座拔下插在自己的应用系统上(如 GWDVP板)进行调试测试。为了避免 由于需要更新设计程序和编程下载而反复插拔目标芯片适配座,Gw48系统设置了一对在线编程下载 接口座:J3A和J3B。此接口插座可适用于不同的FPGA/CPLD(注意,1、此接口仅适用于5V工作 电源的FPGA和CPLD;2、5V工作电源必须由被下载系统提供)的配置和编程下载。对于低压 FPGA/CPLD,(如EPIK3050/100、EPF10K30E等,都是2.5V器件),下载接口座必须是另一座: Byte BlasterMVo (4)混合工作电压使用:对于低压FPGA/CPLD目标器件,在GW48系统上的设计方法与使用方 法完全与5V器件一致,只是要对主板的跳线作一选择(见GW48系统主板) JV2:跳线JV2对FPGA/CPLD芯核电压2.5V或1.8V作选择 sEL18:此跳线仅GW48-GK系统设有。跳线SEL18选择“AH18”(对于普通GW48-GK系统) 选择“BH18”(对于ASIC实验系统GW48-GK/IC)。 Jvcc:跳线Jvcc对芯片I/o电压3.3v( VCCIO)或5V(vcc)作选择,对5V器件,必须选 “5.0V”。例如,若系统上插的目标器件是EP1K30/50/100或EPF10κ30E/50E等,要求将主板 上的跳线座“Jvcc”短路帽插向“3.3v”一端:将跳线座“JV2”短路帽插向“+2.5”一端(如 果是5V器件,跳线应插向“5.0V”)。 (5)并行下載口:此接口通过下载线与微机的打印机口相连。来自PC机的下载控制信号和 CPLD/FPGA的目标码将通过此口,完成对目标芯片的编程下载。编程电路模块能自动识别不同的 CPLD/FPGA芯片,并作出相应的下载适配操作。 (6)键1~键8:为实验信号控制键,此8个键受“多任务重配置”电路控制,它在每一张电路 图中的功能及其与主系统的连接方式随Sw9的模式选择而变,使用中需参照第二节中的电路图 (7)键9~键12:实验信号控制键,此4个键不受“多任务重配置”电路控制,使用方法参考“实 验电路结构NO.5 (8)数码管1~8/发光管D1~D16:也受“多任务重配置”电路控制,它们的连线形式也需参照 第二节的电路图。 (9)数码管9~14/发光管D17~D22:不受“多任务重配置”电路控制,它们的连线形式和使 用方法参考“实验电路结构NO.5”。 (10)“时钟频率选择”PLA/JPIB/JPC:为时钟频率选择模块。通过短路帽的不同接插方式,使 目标芯片获得不同的时钟频率信号。对于“CLCK0″JPIC,同时只能插一个短路帽,以便选择输向 “ CLOCK0”的一种频率: 信号频率范围:1Hz-50MHz(对GW48-CK系统) 信号频率范围:0.5Hz-100MHz(对GW48-《K系统) 由于CL0CK0可选的频率比较多,所以比较适合于目标芯片对信号频率或周期测量等设计项目的 信号输入端。JPIB分三个频率源组,即如系统板所示的“高频组”、“中频组”和“低频组”。它们分 别对应三组时钟输入端。例如,将三个短路帽分别插于JPIB座的2Hz、1024Hz和12MHz;而另三个短 路帽分别插于JP1A座的 CLOCK4、CL0CK7和CL0CK8,这时,输向目标芯片的三个引脚: CLOCK4、 CLOCK7 和CL0CK8分别获得上述三个信号频率。需要特别注意的是,每一组频率源及其对应时钟输入端,分 别只能插一个短路帽。也就是说,通过JP1A/B的组合频率选择,最多只能提供三个时钟频率。 (11)扬声器S1:目标芯片的声讯输出,与目标芯片的“ SPEAKER”端相接,即PIO50。通过此口 可以进行奏乐或了解信号的频率 (12)Ps/2接口:通过此接口,可以将PC机的键盘和/或鼠标与GW48系统的目标芯片相连,从 而完成PS/2通信与控制方面的接口实验 (13)VGA视频接口:通过它可完成目标芯片对ⅤGA显示器的控制 (14)单片机接口器件:它与目标板的连接方式也已标于主系统板上:连接方式可参见第2节的 实验电路结构NO.5”。注意:平时不能插单片机,以防冲突。 (15)RS-232串行通讯接口:此接口电路是为单片机与PC机通讯准备的,由此可以使PC机、单
表中已列出多种芯片对系统板引脚的对应关系，以利在实验时经常查用。 （3) J3B/J3A：如果仅是作为教学实验之用，系统板上的目标芯片适配座无须拔下，但如果要进 行应用系统开发、产品开发、电子设计竞赛等开发实践活动，在系统板上完成初步仿真设计后，就有 必要将连有目标芯片的适配座拔下插在自己的应用系统上（如 GWDVP 板）进行调试测试。为了避免 由于需要更新设计程序和编程下载而反复插拔目标芯片适配座，GW48 系统设置了一对在线编程下载 接口座：J3A 和 J3B。此接口插座可适用于不同的 FPGA/CPLD（注意，1、此接口仅适用于 5V 工作 电源的 FPGA 和 CPLD；2、5V 工作电源必须由被下载系统提供）的配置和编程下载。 对于低压 FPGA/CPLD，（如 EP1K30/50/100、EPF10K30E 等，都是 2.5V 器件），下载接口座必须是另一座： ByteBlasterMV。 (4)混合工作电压使用：对于低压 FPGA/CPLD 目标器件，在 GW48 系统上的设计方法与使用方 法完全与 5V 器件一致，只是要对主板的跳线作一选择（见 GW48 系统主板）： JV2：跳线 JV2 对 FPGA/CPLD 芯核电压 2.5V 或 1.8V 作选择； SEL18：此跳线仅 GW48-GK 系统设有。跳线 SEL18 选择“AH18”（对于普通 GW48-GK 系统）； 选择“BH18”（对于 ASIC 实验系统 GW48-GK/IC）。 JVCC：跳线 JVCC 对芯片 I/O 电压 3.3V(VCCIO)或 5V（VCC）作选择，对 5V 器件，必须选 “5.0V”。例如，若系统上插的目标器件是 EP1K30/50/100 或 EPF10K30E/50E 等，要求将主板 上的跳线座“JVCC”短路帽插向“3.3V”一端；将跳线座“JV2”短路帽插向“+2.5V”一端（如 果是 5V 器件，跳线应插向“5.0V”）。 （5）并行下载口 ：此接口通过下载线与微机的打印机口相连。来自 PC 机的下载控制信号和 CPLD/FPGA 的目标码将通过此口，完成对目标芯片的编程下载。编程电路模块能自动识别不同的 CPLD/FPGA 芯片，并作出相应的下载适配操作。 （6）键 1~键 8 ：为实验信号控制键，此 8 个键受“多任务重配置”电路控制，它在每一张电路 图中的功能及其与主系统的连接方式随 SW9 的模式选择而变，使用中需参照第二节中的电路图。 （7）键 9~键 12 ：实验信号控制键，此 4 个键不受“多任务重配置”电路控制，使用方法参考“实 验电路结构 NO.5”。 （8） 数码管 1~8/发光管 D1~D16 ：也受“多任务重配置”电路控制，它们的连线形式也需参照 第二节的电路图。 （9） 数码管 9~14/发光管 D17~D22 ：不受“多任务重配置”电路控制，它们的连线形式和使 用方法参考“实验电路结构 NO.5”。 （10）“时钟频率选择”P1A/JP1B/JP1C ：为时钟频率选择模块。通过短路帽的不同接插方式，使 目标芯片获得不同的时钟频率信号。对于“CLOCK0”JP1C，同时只能插一个短路帽，以便选择输向 “CLOCK0”的一种频率： 信号频率范围： 1Hz – 50MHz（对 GW48-CK 系统） 信号频率范围：0.5Hz – 100MHz（对 GW48-GK 系统）, 由于 CLOCK0 可选的频率比较多，所以比较适合于目标芯片对信号频率或周期测量等设计项目的 信号输入端。JP1B 分三个频率源组，即如系统板所示的“高频组”、“中频组”和“低频组”。它们分 别对应三组时钟输入端。例如，将三个短路帽分别插于 JP1B 座的 2Hz、1024Hz 和 12MHz；而另三个短 路帽分别插于 JP1A 座的 CLOCK4、CLOCK7 和 CLOCK8，这时，输向目标芯片的三个引脚：CLOCK4、CLOCK7 和 CLOCK8 分别获得上述三个信号频率。需要特别注意的是，每一组频率源及其对应时钟输入端，分 别只能插一个短路帽。也就是说，通过 JP1A/B 的组合频率选择，最多只能提供三个时钟频率。 （11）扬声器 S1：目标芯片的声讯输出，与目标芯片的“SPEAKER”端相接，即 PIO50。通过此口 可以进行奏乐或了解信号的频率。 （12） PS/2 接口：通过此接口，可以将 PC 机的键盘和/或鼠标与 GW48 系统的目标芯片相连，从 而完成 PS/2 通信与控制方面的接口实验。 （13）VGA 视频接口：通过它可完成目标芯片对 VGA 显示器的控制。 (14) 单片机接口器件：它与目标板的连接方式也已标于主系统板上：连接方式可参见第 2 节的 “实验电路结构 NO.5”。注意：平时不能插单片机，以防冲突。 （15） RS-232 串行通讯接口：此接口电路是为单片机与 PC 机通讯准备的，由此可以使 PC 机、单
片机、 FPGA/CPLD三者实现双向通信。当目标板上FPGA/CPLD器件需要直接与PC机进行串行通讯时, 可参见实验电路结构图NO.5,将标有“JMCU”处的两个插座的短路帽同时向下插,以使单片机的P3.0 和P3.1分别与目标芯片的PIo31和PI030相接。即使RS232的通信接口直接与目标器件FPGA的 PI030/PI031相接 而当需要使PC机的RS232串行接口与单片机的P3.0和P3.1口相接时,则应将标有“JMU”处 的两个插座的短路帽同时向上插(平时不用时也应保持这个位置) (16)A0UmT/JP2D/A转换:利用此电路模块,可以完成 FPGA/CPLD目标芯片与D/A转换器的接 口实验或相应的开发。它们之间的连接方式可参阅第二节的“实验电路结构NO.5”:D/A的模拟信 号的输出接口是“AOUT”。主板左下角的JP2为转换方式和输出方式选择跳线座。如系统板上所示: 1.当短路帽插于“D/A锁存”处时,则D/A的信号WR将受PI036信号的控制,完成数据锁存的 输入方式 2.当短路帽插于“D/A直通”处时,则D/A的信号WR不受PI036信号的控制,数据将直通输入 3.当分别短路“滤波0”与“滤波1”时,D/A的模拟输出将获得不同程度的滤波效果。另外 须注意,进行D/A接口实验时,需要打开右下角的+/-12伏工作电源,结束后关上此电源。 (17)ADc0809/AIN0/AIN1:外界模拟信号可以分别通过系统板左下侧的两个输入端“AINO”和 AIN1”进入A/D转换器ADC0809的输入通道INO和IN1,ADC0809与目标芯片直接相连。通过适当 设计,目标芯片可以完成对ADo809的工作方式确定、输入端口选择、数据采集与处理等所有控制工 作,并可通过系统板提供的译码显示电路,将测得的结果显示出来。此项实验首先需参阅第二节的“实 验电路结构NO.5”有关0809与目标芯片的接口方式,同时了解系统板上的接插方法以及有关0809 工作时序和引脚信号功能方面的资料 注意:不用0809时,需将左下角JP2的“AD禁止”用短路帽短接,以避免与其他电路冲突 ADC0809A/D转换实验接插方法 1.将插座JP2的“A/D使能”短路、“AD禁止”开路,则将 ENABLE(9)与PI035相接:若使“A/D 使能”开路、“A/D禁止”短路,则使 ENABLE(9)←0,表示禁止0809工作,使它的所有输出 端为高阻态 2.若将插座JP2的“转换结束”短路,则使EOC⑦)←PI036,由此可使目标芯片对ADCO809的转 换状态进行测控 (18)VRL/AIN1:VR电位器,通过它可以产生0V~+5V幅度可调的电压。其输入口是0809的 INI(与外接口AIN1相连,但当AIN1插入外输入插头时,VR1将与IN1自动断开)。若利用VR1产生 被测电压,则需使0809的第25脚置高电平,即选择IN1通道,参考“实验电路结构N0.5”。 (19)AINO的特殊用法:系统板上设置了一个比较器电路,主要以LM311组成。若与D/A电路 相结合,可以将目标器件设计成逐次比较型A/D变换器的控制器件参考“实验电路结构NO.5”。 (20)系统复位键:此键是系统板上负责监控的微处理器的复位控制键,同时也与接口单片机 AT89C2051的复位端相连。因此,可兼作单片机的复位键。 (21)跳线座JS5/JS6/JPS:系统板硬件升级备用跳线插座,当需要硬件升级时,有关商家会通知 接插方式和使用方法,平时分别短接“ COMMON”、“5- VENDORS”和“SOF”。 (22)跳线座SDIP:短接“ DISPLAY”,则使主板上排的8个数码管工作;若短接“ INHIBI”,关闭 此8个数码管,以便降低主板的干扰,这在提高D/A、AD或VGA实验的质量,有时是有效的。 (23)跳线座SPS:短接“TF”可以使用在系统频率计。频率输入端在主板右侧标有“频率计 处。模式选择为“A”。短接“PIO48”时,信号PI048可用,如实验电路结构图NO.1中的PI048 (24)跳线座 SLRAM:接此为RAM/ROM使能跳线座。短接“ RAM en”,即RAM/ROM的片选使能,可 以使用主板上的RAM/ROM;短接“RAM_no”时,RAM/ROM关闭,平时应该选择此项 (25)跳线座SLA17:若RAM/ROM座上的芯片是28脚(向下对齐插芯片),则短路“VCC 若RAM/ROM座上的芯片是32脚,则短路“A17”; (23)目标芯片万能适配座C0N1/2:在目标板的下方有两条80个插针插座(GW48-CK系统),其 连接信号如附图1-1B所示,此图为用户对此实验开发系统作二次开发提供了条件。此二座的位置设 置方式和各端口的信号定义方式与综合电子设计竞赛开发板 GWDVP-B完全兼容!!! 对于Gw48-K系统,此适配座在原来的基础上增加了20个插针,功能大为增强。增加的20插
片机、FPGA/CPLD 三者实现双向通信。当目标板上 FPGA/CPLD 器件需要直接与 PC 机进行串行通讯时， 可参见实验电路结构图 NO.5，将标有“JMCU”处的两个插座的短路帽同时向下插，以使单片机的 P3.0 和 P3.1 分别与目标芯片的 PIO31 和 PIO30 相接。即使 RS232 的通信接口直接与目标器件 FPGA 的 PIO30/PIO31 相接。 而当需要使 PC 机的 RS232 串行接口与单片机的 P3.0 和 P3.1 口相接时，则应将标有“JMCU”处 的两个插座的短路帽同时向上插（平时不用时也应保持这个位置）。 （16） AOUT/JP2 D/A 转换 ：利用此电路模块，可以完成 FPGA/CPLD 目标芯片与 D/A 转换器的接 口实验或相应的开发。它们之间的连接方式可参阅第二节的“实验电路结构 NO.5” ：D/A 的模拟信 号的输出接口是“AOUT”。主板左下角的 JP2 为转换方式和输出方式选择跳线座。如系统板上所示： 1． 当短路帽插于“D/A 锁存”处时，则 D/A 的信号 WR 将受 PIO36 信号的控制，完成数据锁存的 输入方式； 2． 当短路帽插于“D/A 直通”处时，则 D/A 的信号 WR 不受 PIO36 信号的控制，数据将直通输入； 3． 当分别短路“滤波 0”与“滤波 1”时，D/A 的模拟输出将获得不同程度的滤波效果 。另外 须注意，进行 D/A 接口实验时，需要打开右下角的+/-12 伏工作电源，结束后关上此电源。 （17） ADC0809/AIN0/AIN1 ：外界模拟信号可以分别通过系统板左下侧的两个输入端“AIN0”和 “AIN1”进入 A/D 转换器 ADC0809 的输入通道 IN0 和 IN1，ADC0809 与目标芯片直接相连。通过适当 设计，目标芯片可以完成对 ADC0809 的工作方式确定、输入端口选择、数据采集与处理等所有控制工 作,并可通过系统板提供的译码显示电路，将测得的结果显示出来。此项实验首先需参阅第二节的“实 验电路结构 NO.5”有关 0809 与目标芯片的接口方式，同时了解系统板上的接插方法以及有关 0809 工作时序和引脚信号功能方面的资料。 注意：不用 0809 时，需将左下角 JP2 的“A/D 禁止”用短路帽短接，以避免与其他电路冲突。 ADC0809 A/D 转换实验接插方法： 1． 将插座 JP2 的“A/D 使能”短路、“A/D 禁止”开路，则 将 ENABLE(9)与 PIO35 相接；若使“A/D 使能”开路、“A/D 禁止”短路，则使 ENABLE(9)Å0，表示禁止 0809 工作，使它的所有输出 端为高阻态。 2．若将插座 JP2 的“转换结束”短路，则使 EOC(7)ÅPIO36，由此可使目标芯片对 ADC0809 的转 换状态进行测控。 （18） VR1/AIN1 ：VR1 电位器，通过它可以产生 0V~+5V 幅度可调的电压。其输入口是 0809 的 IN1（与外接口 AIN1 相连，但当 AIN1 插入外输入插头时，VR1 将与 IN1 自动断开）。若利用 VR1 产生 被测电压，则需使 0809 的第 25 脚置高电平，即选择 IN1 通道，参考“实验电路结构 NO.5”。 （19） AIN0 的特殊用法 ：系统板上设置了一个比较器电路，主要以 LM311 组成。若与 D/A 电路 相结合，可以将目标器件设计成逐次比较型 A/D 变换器的控制器件参考“实验电路结构 NO.5”。 （20） 系统复位键：此键是系统板上负责监控的微处理器的复位控制键，同时也与接口单片机 AT89C2051 的复位端相连。因此，可兼作单片机的复位键。 (21)跳线座 JS5/JS6/JPS ：系统板硬件升级备用跳线插座，当需要硬件升级时，有关商家会通知 接插方式和使用方法，平时分别短接“COMMON”、“5-VENDORS”和“SOF”。 (22)跳线座 SDIP ：短接“DISPLAY”，则使主板上排的 8 个数码管工作；若短接“INHIBI”，关闭 此 8 个数码管，以便降低主板的干扰，这在提高 D/A、A/D 或 VGA 实验的质量，有时是有效的。 (23)跳线座 SPS ：短接“T_F”可以使用在系统频率计。频率输入端在主板右侧标有“频率计” 处。模式选择为“A”。短接“PIO48”时，信号 PIO48 可用，如实验电路结构图 NO.1 中的 PIO48。 (24)跳线座 SLRAM ：接此为 RAM/ROM 使能跳线座。短接“RAM_en”，即 RAM/ROM 的片选使能，可 以使用主板上的 RAM/ROM；短接“RAM_no”时，RAM/ROM 关闭，平时应该选择此项。 (25)跳线座 SLA17 ：若 RAM/ROM 座上的芯片是 28 脚（向下对齐插芯片），则短路“VCC”； 若 RAM/ROM 座上的芯片是 32 脚，则短路“A17”； (23) 目标芯片万能适配座 CON1/2 ：在目标板的下方有两条 80 个插针插座（GW48-CK 系统），其 连接信号如附图 1-1B 所示，此图为用户对此实验开发系统作二次开发提供了条件。此二座的位置设 置方式和各端口的信号定义方式与综合电子设计竞赛开发板 GWDVP-B 完全兼容！！！ 对于 GW48-GK 系统，此适配座在原来的基础上增加了 20 个插针，功能大为增强。增加的 20 插
针信号与目标芯片的连接方式可参考“实验电路结构NO.5”和附表1-2。 (24)使用举例:若通过键SW9选中了“实验电路结构图NO.1”,这时的GW48系统板所具有的接 口方式变为:FPGA/PLD端口PI/031~28、27~24、23~20和19~16,共4组4位二进制I/0端口分 别通过一个全译码型的7段译码器输向系统板的7段数码显示器。这样,如果有数据从上述任一组四 位输出,就能在数码显示器上显示出相应的数值,其数值对应范围为 FPGA/CPLD输出 0000 10010 10011011110111 数码管显示 D 端口I/032~39分别与8个发光二极管D8~D1相连,可作输出显示,高电平亮。还可分别通过键 8和键7,发出高低电平输出信号进入端口I/(049和48:键控输出的高低电平由键前方的发光二极管 D16和D15显示,高电平输出为亮。此外,可通过按动键4至键1,分别向 FPGA/CPLD的PI00~PI015 输入4位16进制码。每按一次键将递增1,其序列为1,2,9,A,F。注意,对于不同的目标芯 片,其引脚的I/O标号数一般是同GW48系统接口电路的PI0标号是一致的(这就是引脚标准化),但 具体引脚号是不同的,而在逻辑设计中引脚的锁定数必须是该芯片的具体的引脚号。具体对应情况需 要参考第3节的引脚对照表。 第二节实验电路结构图 1.实验电路信号资源符号图说明 结合附图2-1,以下对实验电路结构图中出现的信号资源符号功能作出一些说明 (1)附图2-la是16进制7段全译码器,它有7位输出,分别接7段数码管的7个显示输入端 b、c、d、e、f和g;它的输入端为D、C、B、A,D为最高位,A为最低位。例如,若所标输入的口线 为PI019~16,表示PI019接D、18接C、17接B、16接A。 (2)附图2-1b是高低电平发生器,每按键一次,输出电平由高到低、或由低到高变化一次,且输 出为高电平时,所按键对应的发光管变亮,反之不亮。 (3)附图2-lc是16进制码(8421码)发生器,由对应的键控制输出4位2进制构成的1位16 进制码,数的范围是o000~1111,即ˆ0至ˆHF。每按键一次,输出递增1,输出进入目标芯片的4位 2进制数将显示在该键对应的数码管上 (4)直接与7段数码管相连的连接方式的设置是为了便于对7段显示译码器的设计学习。以图NO.2 为例,如图所标“PI046-PI040接g、f、e、d、c、b、a”表示PI046、PIO45.PI040分别与数码管 的7段输入g、f、e、d、c、b、a相接。 (5)附图2-1d是单次脉冲发生器。每按一次键,输出一个脉冲,与此键对应的发光管也会闪亮 次,时间20ms (6)附图2-1e是琴键式信号发生器, HEX 单脉冲 当按下键时,输出为高电平,对应的发光 管发亮;当松开键时,输出为高电平,此 (b) 键的功能可用于手动控制脉冲的宽度。具 附图2-1实验电路信号资源符号图 有琴键式信号发生器的实验结构图是 NO.3。 各实验电路结构图特点与适用范围简述 (1)结构图N0.0:目标芯片的PI019至PI044共8组4位2进制码输出,经外部的7段译码器 可显示于实验系统上的8个数码管。键1和键2可分别输出2个四位2进制码。一方面这四位码输入 目标芯片的PIo11~PIo8和PIO15~PI12,另一方面,可以观察发光管D1至D8来了解输入的数值。 例如,当键1控制输入PIO11~PI08的数为HA时,则发光管D4和D2亮,D3和D1灭。电路的键8至 键3分别控制一个高低电平信号发生器向目标芯片的PI07至PI02输入高电平或低电平,扬声器接在 “ SPEAKER”上,具体接在哪一引脚要看目标芯片的类型,这需要查第3节的引脚对照表。如目标芯 片为FLEX10K10,则扬声器接在“3”引脚上。目标芯片的时时钟输入未在图上标出,也需查阅第3 节的引脚对照表。例如,目标芯片为XC95108,则输入此芯片的时钟信号有CL0CK0至 CLOCK10,共11
针信号与目标芯片的连接方式可参考“实验电路结构 NO.5”和附表 1-2。 (24)使用举例： 若通过键 SW9 选中了“实验电路结构图 NO.1”，这时的 GW48 系统板所具有的接 口方式变为：FPGA/CPLD 端口 PI/O31~28、27~24、23~20 和 19~16 ，共 4 组 4 位二进制 I/O 端口分 别通过一个全译码型的 7 段译码器输向系统板的 7 段数码显示器。这样，如果有数据从上述任一组四 位输出，就能在数码显示器上显示出相应的数值，其数值对应范围为： FPGA/CPLD 输出 0000 0001 0010 … 1100 1101 1110 1111 数 码 管 显 示 0 1 2 … C D E F 端口 I/O32~39 分别与 8 个发光二极管 D8~D1 相连，可作输出显示，高电平亮。还可分别通过键 8 和键 7，发出高低电平输出信号进入端口 I/049 和 48 ；键控输出的高低电平由键前方的发光二极管 D16 和 D15 显示，高电平输出为亮。此外，可通过按动键 4 至键 1，分别向 FPGA/CPLD 的 PIO0~PIO15 输入 4 位 16 进制码。每按一次键将递增 1，其序列为 1，2，…9，A，…F。注意，对于不同的目标芯 片，其引脚的 I/O 标号数一般是同 GW48 系统接口电路的 PIO 标号是一致的（这就是引脚标准化），但 具体引脚号是不同的，而在逻辑设计中引脚的锁定数必须是该芯片的具体的引脚号。具体对应情况需 要参考第 3 节的引脚对照表。 第二节 实验电路结构图 1．实验电路信号资源符号图说明 结合附图 2-1，以下对实验电路结构图中出现的信号资源符号功能作出一些说明： (1）附图 2-1a 是 16 进制 7 段全译码器，它有 7 位输出，分别接 7 段数码管的 7 个显示输入端：a、 b、c、d、e、f 和 g；它的输入端为 D、C、B、A，D 为最高位，A 为最低位。例如，若所标输入的口线 为 PIO19~16，表示 PIO19 接 D、18 接 C、17 接 B、16 接 A。 (2）附图 2-1b 是高低电平发生器，每按键一次，输出电平由高到低、或由低到高变化一次，且输 出为高电平时，所按键对应的发光管变亮，反之不亮。 (3）附图 2-1c 是 16 进制码（8421 码）发生器，由对应的键控制输出 4 位 2 进制构成的 1 位 16 进制码，数的范围是 0000~1111，即^H0 至^HF。每按键一次，输出递增 1，输出进入目标芯片的 4 位 2 进制数将显示在该键对应的数码管上。 (4）直接与 7 段数码管相连的连接方式的设置是为了便于对 7 段显示译码器的设计学习。以图 NO.2 为例，如图所标“PIO46-PIO40 接 g、f、e、d、c、b、a”表示 PIO46、PIO45..PIO40 分别与数码管 的 7 段输入 g、f、e、d、c、b、a 相接。 (5）附图 2-1d 是单次脉冲发生器。每按一次键，输出一个脉冲，与此键对应的发光管也会闪亮一 次，时间 20ms。 附图 2-1 实验电路信号资源符号图 （6）附图 2-1e 是琴键式信号发生器， 当按下键时，输出为高电平，对应的发光 管发亮；当松开键时，输出为高电平，此 键的功能可用于手动控制脉冲的宽度。具 有琴键式信号发生器的实验结构图是 NO.3。 2． 各实验电路结构图特点与适用范围简述 （1）结构图 NO.0：目标芯片的 PIO19 至 PIO44 共 8 组 4 位 2 进制码输出，经外部的 7 段译码器 可显示于实验系统上的 8 个数码管。键 1 和键 2 可分别输出 2 个四位 2 进制码。一方面这四位码输入 目标芯片的 PIO11~PIO8 和 PIO15~PIO12，另一方面，可以观察发光管 D1 至 D8 来了解输入的数值。 例如，当键 1 控制输入 PIO11~PIO8 的数为^HA 时，则发光管 D4 和 D2 亮，D3 和 D1 灭。电路的键 8 至 键 3 分别控制一个高低电平信号发生器向目标芯片的 PIO7 至 PIO2 输入高电平或低电平，扬声器接在 “SPEAKER”上，具体接在哪一引脚要看目标芯片的类型，这需要查第 3 节的引脚对照表。如目标芯 片为 FLEX10K10，则扬声器接在“3”引脚上。目标芯片的时时钟输入未在图上标出，也需查阅第 3 节的引脚对照表。例如，目标芯片为 XC95108，则输入此芯片的时钟信号有 CLOCK0 至 CLOCK10，共 11