中国科学技术大学物理系微电子专业 ·高K栅介质和金属栅电极的需求 利用高K栅介质替代SiO2作为栅介质层材料,由于在维持相 同等效氧化层厚度的情形下,可使用厚的介质层厚度,从而 显著减小量子直接隧穿效应引起的栅泄漏电流。 等效氧化层厚度( Equivalent Gate Oxide thickness,EoT)是指 厚度为t介电常数为cmn的介质 材料等效为SiO2对应的厚度: Source Drain High K Gate Dielectric EOT=t= Semiconductor Devices 2021/2/8
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中国科学技术大学物理系微电子专业 理论计算和实验结果均证实与SiO2栅介质相比,采用高K栅 介质后,在相同的EOT下,栅泄漏电流可显著减小 EOT=1.0nm N=5×1017cm Poly SI/SIO Naate=1x10cm Benchmark SiN ALO CT 10F fO, n-MOSCAP TiO Y2 03 WO surface nitridation 2.0 3.0 0812162024 EOT(nm) 各种高K介质材料及SiO栅泄漏实验测量的高K栅介质与 电流的理论计算结果 SiO2栅泄漏电流比较 Semiconductor Devices 2021/2/8
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中国科学技术大学物理系微电子专业 ·实验结果表明,在进行折衷的过程中,源、漏结的参数, 尤其是结深、Rs和结的突变性是至关重要的因素。尽管 这种经验方法不是很理想,而且难以符合基于基本物理规 律的按比例缩小规则,但是这种经验方法更准确、更实用 些。这是由于当器件横向尺寸的变化使器件的纵、横向 以及其他各方向上的参数错综复杂地相互作用时,器件的 三维特性越加突出;同时由于基本物理极限的限制,对亚 0.lμum器件的进一步缩小变得非常困难,这主要包括超薄 栅氧化层的制作;源、漏超浅结的形成以及小尺寸器件必 须在很低的电源电压下工作所带来的问题等。截至目前为 止,器件和ULSⅠCMOS工艺发展的实际情况是器件的各 个部分都在缩小。 Semiconductor Devices 2021/2/8
中国科学技术大学物理系微电子专业 2021/2/8 8 Semiconductor Devices • 实验结果表明，在进行折衷的过程中，源、漏结的参数， 尤其是结深、RSD和结的突变性是至关重要的因素。尽管 这种经验方法不是很理想，而且难以符合基于基本物理规 律的按比例缩小规则，但是这种经验方法更准确、更实用 一些。这是由于当器件横向尺寸的变化使器件的纵、横向 以及其他各方向上的参数错综复杂地相互作用时，器件的 三维特性越加突出；同时由于基本物理极限的限制，对亚 0.1μm器件的进一步缩小变得非常困难，这主要包括超薄 栅氧化层的制作；源、漏超浅结的形成以及小尺寸器件必 须在很低的电源电压下工作所带来的问题等。截至目前为 止，器件和ULSI CMOS工艺发展的实际情况是器件的各 个部分都在缩小
中国科学技术大学物理系微电子专业 二、现代MOS器件的一些物理效应 短沟道效应(SCE) 微小尺寸效应,狭义的定义,是指随沟道 缩短,阈值电压减小(n沟)或增大(p沟) 的效应( TRoll off)。 Vr roll of现象包括ⅤD很低时测定Ⅴ随Ig 变化和VD很高时随Lg的变化。 Semiconductor Devices 2021/2/8
中国科学技术大学物理系微电子专业 2021/2/8 9 Semiconductor Devices 二、现代MOS器件的一些物理效应 • 短沟道效应（SCE） 微小尺寸效应，狭义的定义，是指随沟道 缩短，阈值电压减小（n沟）或增大（p沟） 的效应（VT roll off）。 VT roll off现象包括VDS很低时测定VT随Lg 变化和VDS很高时VT随Lg的变化
中国科学技术大学物理系微电子专业 DBL效应与器件穿通 DBL即漏电压感应源势垒下降效应,是器件二维效应与 强电场效应结合的结果。当漏结加较大的电压时,结电场 向源区发展,因为沟道很窄,使漏结电场与源结相耦合, 当ⅴDS高到一定程度,漏的结电场就会影响源p结的势垒, 使之降低,这便是DIBL效应。一个明显结果是使Ⅴ降低, 因为源势垒下降,就可用较低栅压使器件开启。 因为在一定的vDs下,Lg越小DBL导致的越大,因此 DⅠBL产生 TRoll off,而且VDs越高,Ⅴ roll of效应越 显著。同时DIBL效应会影响 MOSFET的亚阈区特性,包 括使S和Iof"化。因此在深亚微米与亚0.1微米的设计中 要避免或抑制DIBL效应。 Semiconductor Devices 2021/2/8
中国科学技术大学物理系微电子专业 2021/2/8 10 Semiconductor Devices • DIBL效应与器件穿通 DIBL即漏电压感应源势垒下降效应，是器件二维效应与 强电场效应结合的结果。当漏结加较大的电压时，结电场 向源区发展，因为沟道很窄，使漏结电场与源结相耦合， 当VDS高到一定程度，漏的结电场就会影响源pn结的势垒， 使之降低，这便是DIBL效应。一个明显结果是使VT降低， 因为源势垒下降，就可用较低栅压使器件开启。 因为在一定的VDS下，Lg越小DIBL导致的越大，因此 DIBL也产生VT roll off，而且VDS越高，VT roll off效应越 显著。同时DIBL效应会影响MOSFET的亚阈区特性，包 括使S和Ioff退化。因此在深亚微米与亚0.1微米的设计中 要避免或抑制DIBL效应