第2章增强型花S-5单片机结构 + C MCS-51 (输入) P1.X NPN 输入低电平 图26P1.X作为输入引脚的示意图
第 2章 增强型MCS-51单片机结构 图2-6 P1.X作为输入引脚的示意图 MCS− 51 P1.X (输 入 ) 输 入 低 电 平 RC ＋ VCC NPN Rb
第2章增强型花S-5单片机结构 P0口内部结构及使用 读锁存器 地址/数据控制 CC 2 3 4 引脚] 内部总线 写锁存器锁存器 CLK MUX 读引脚 P0口1位结构原理图
第 2章 增强型MCS-51单片机结构 P0口1位结构原理图 二、P0口内部结构及使用
第章增猴型硎(-51单读存 地址数据控制 .作为ⅣO端口时 内部总线 写锁存器锁存器 MUX 读引脚 输出时,写锁存器脉冲CLK有效,输出信号经内部总线→锁存器 输入端D→反相输出端→丶多路开关→V2栅极→V2漏极到输出端。 由于Ⅵ1管截止,所以作为输出口时,P0口是漏极开路输出 P0作为输入口时,必须先执行写端口指令,如: SETB P0.X或MOV P0,#OFFH将P0口锁存器置“13’,端输出低电平,使V2管截止,否贝 P0X引脚也有可能被钳位在低电平状态。在读引脚信号作用下,输 入信息经P0X引脚→读引脚三态门电路到内部总线
第 2章 增强型MCS-51单片机结构 输出时，写锁存器脉冲CLK有效，输出信号经内部总线→锁存器 输入端D→反相输出端→多路开关→V2 栅极→V2漏极到输出端。 由于V1管截止，所以作为输出口时，P0口是漏极开路输出。 1．作为I/O端口时 P0作为输入口时，必须先执行写端口指令，如：SETB P0.X或MOV P0,#0FFH将P0口锁存器置“1”，端输出低电平，使V2管截止，否则 P0.X引脚也有可能被钳位在低电平状态。在读引脚信号作用下，输 入信息经P0.X引脚→读引脚三态门电路到内部总线
第2章增强型花S-5单片机结构 2.作为地址数据总线时 在访问外部存储器时,PO口作为分时复用传送低8位地址/数据总线。 当CPU对片外存储器读/写时,由内部硬件使控制线=1,开关 MUX指向反相器输出端,这时PO口作为地址/数据总线分时使用 当PO用做输出地址/数据总线时,上/下两个输出驱动器处于反相 状态,构成推拉式的输出电路,可提高负载能力;当PO口输入 数据时,“读引脚”信号有效,打开输入缓冲器,使数据进入 内部总线。 地址信号经“地址/数据”线→反相器→V栅极→Vⅴ2漏极输出
第 2章 增强型MCS-51单片机结构 当CPU对片外存储器读/写时，由内部硬件使控制线=1，开关 MUX指向反相器输出端，这时P0口作为地址/数据总线分时使用。 当P0用做输出地址/数据总线时，上/下两个输出驱动器处于反相 状态，构成推拉式的输出电路，可提高负载能力；当P0口输入 数据时， “读引脚”信号有效，打开输入缓冲器，使数据进入 内部总线。 2. 作为地址/数据总线时 在访问外部存储器时，P0口作为分时复用传送低8位地址/数据总线。 地址信号经“地址/数据”线→反相器→V2栅极→V2 漏极输出
第2章增强型花S-5单片机结构 通过以上分析,可以看出当PO口作为地址/数据总线使用时,在 读指令码或输入数据前,CPU自动向PO口锁存器写入OFFH,破 坏了PO口原来的状态。因此,不能再作为通用I/O端口,这点在 系统硬件设计时务必注意,即程序中不能再含有以P0口作为操 作数(包括源操作数和目的操作数)的指令
第 2章 增强型MCS-51单片机结构 通过以上分析，可以看出当P0口作为地址/数据总线使用时， 在 读指令码或输入数据前，CPU自动向P0口锁存器写入0FFH，破 坏了P0口原来的状态。因此， 不能再作为通用I/O端口，这点在 系统硬件设计时务必注意，即程序中不能再含有以P0 口作为操 作数(包括源操作数和目的操作数)的指令