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第4章 电子系统设计实践（一） <EDA技术与应用> 课程讲义 下一章 合肥工业大学 彭良清 上一章
本章内容 4位加法计数器设计 二.8位数码管显示扫描电路设计 三.13分频器电路设计
本章内容 一． 4位加法计数器设计 二． 8位数码管显示扫描电路设计 三． 13分频器电路设计
4位加法计数器设计(一) 1. --LIBARYIEEE 2. -USE IEEE STD LOGIC 1164ALL 3. ENTITY CNT4 S PORT( CLK BIT. 5 Q BUFFER NTEGER RANGE 15 DOWNTO 0 6 7 END ENTITY CNT4 ARCHITECTUREbhV OF CNT4 IS 9. BEGIN PROCESS(CLK) BEGIN 12 IF CLK'EVENT AMD CLK=1 THEN Q Q+1 参见 14 END F END PROCESS p108 ex5 1 CNT4 16. END ARCHITECTURE bhy
一．4位加法计数器设计（一） 1. --LIBARY IEEE; 2. --USE IEEE.STD_LOGIC_1164.ALL; 3. ENTITY CNT4 IS 4. PORT ( CLK : IN BIT; 5. Q : BUFFER INTEGER RANGE 15 DOWNTO 0 6. ); 7. END ENTITY CNT4; 8. ARCHITECTURE bhv OF CNT4 IS 9. BEGIN 10. PROCESS(CLK) 11. BEGIN 12. IF CLK'EVENT AMD CLK = '1' THEN 13. Q <= Q + 1; 14. END IF; 15. END PROCESS; 16. END ARCHITECTURE bhv; 参见： p108_ex5_1_CNT4
4位加法计数器设计(一):图 addO Q[3.0]rego 13.0 OUT[3 3 4 ENA ADDER CLI
4位加法计数器设计（一）:图
4位加法计数器设计(二) 1. LIBARY正EE 2 USE EEE STD LOGIC 1164 ALL 3. USE IEEE STD LOGIC UNSIGNED.ALL 4. ENTITY CNT402 S PORT( CLK N STD LOGIC Q OUT STD LOGIC VECTOR(3 DOWNTO O) ) 8. END ENTIY CNT402 9. ARCHITECTURE bhy OF CNT402 IS 10. SIGNAL Q1 STD LOGIC VECTOR(3 DOWNTO 0) 11. BEGIN PROCESS(CLK) BEGIN IF CLKEVENTAMD CLK= 1 THEN 15. Q1 Q1+1 END F END PROCESS 参见 110ex52CNT402 Q1: 21./END ARCHITEC TURE bhv
1. LIBARY IEEE; 4位加法计数器设计（二） 2. USE IEEE.STD_LOGIC_1164.ALL; 3. USE IEEE.STD_LOGIC_UNSIGNED.ALL; 4. ENTITY CNT402 IS 5. PORT ( CLK : IN STD_LOGIC; 6. Q : OUT STD_LOGIC_VECTOR(3 DOWNTO 0) 7. ); 8. END ENTITY CNT402; 9. ARCHITECTURE bhv OF CNT402 IS 10. SIGNAL Q1 : STD_LOGIC_VECTOR(3 DOWNTO 0); 11. BEGIN 12. PROCESS(CLK) 13. BEGIN 14. IF CLK'EVENT AMD CLK = '1' THEN 15. Q1 <= Q1 + 1; 16. END IF; 17. -- Q <= Q1; ??? 18. END PROCESS; 19. 20. Q <= Q1; 21. END ARCHITECTURE bhv; 参见： p110_ex5_2_CNT402