第5章VHDL基本语句(一) EDA技术与应用>课程讲义 肥工业大学彭良清 上一章 下一章
第5章 VHDL基本语句（一） <EDA技术与应用> 课程讲义 合肥工业大学 彭良清 上一章 下一章
本章内容 1.先看一个VHDL代码的例子 2.简单代码结构:端口定义和电路逻辑表达 3.代码文件命名 4.进程( PROCESS 5.MHDL代码中的: Port, Siganl, Variable 6.学会简单ⅥHDL设计的三板斧 7.VHDL与C代码中的函数的区别? 8.操作符&数据类型&赋值语句 9.逻辑分支语句:正;CASE 10.循环语句(LOOP
本章内容 1. 先看一个VHDL代码的例子 2. 简单代码结构：端口定义和电路逻辑表达 3. 代码文件命名 4. 进程(PROCESS) 5. VHDL代码中的：Port,Siganl,Variable 6. 学会简单VHDL设计的三板斧 7. VHDL与C 代码中的函数 的区别 ？ 8. 操作符 & 数据类型 & 赋值语句 9. 逻辑分支语句：IF；CASE, 10. 循环语句(LOOP)
下一章内容 7.VHDL代码中的时序逻辑和组合逻辑表达 8.语句的执行时间问题 (顺序语句&并行语句) 9.基本单元电路的VHDL代码 (三态门,双向缓冲器,计数器,D触发器,译码器) 11.复杂代码结构 (子程序;元件;块;包) 12.属性定义语句 13.库的使用
下一章内容 7. VHDL代码中的时序逻辑和组合逻辑表达 8. 语句的执行时间问题 （顺序语句 & 并行语句） 9. 基本单元电路的VHDL代码 （三态门，双向缓冲器，计数器，D触发器，译码器） 11. 复杂代码结构 (子程序; 元件; 块; 包) 12. 属性定义语句 13. 库的使用
先看一个VHDL代码的例子 1. VHDL code position: p77 ex4 7 DFF1 Page: 77 LIBARY IEEE. USE IEEE STD LOGIC 1164.ALL: Example: 4-7 ENTITY DFF1 IS PORT CLK STD LOGIC D触发器 7 STD LOGIC OUT STD LOGIC 10. END ENTITY DFF1 11. ARCHITECTURE bhV OF DFF1 IS 12. SIGNAL Q1 STD LOGIC UIA 13. BEGIN PROCESS( CLK PRE BEGIN IF CLK'EVENT AND CLK=1 THEN 432 - why CLK 6 END F D Q<=Q1; C CLR END PROCESS END ARCHITECTURE bhv. SN74HC74
先看一个VHDL代码的例子 1. VHDL code position: p77_ex4_7_DFF1 2. ------------------------------------------------------------------------------- 3. LIBARY IEEE; 4. USE IEEE.STD_LOGIC_1164.ALL; 5. ENTITY DFF1 IS 6. PORT ( CLK : IN STD_LOGIC; 7. D : IN STD_LOGIC; 8. Q : OUT STD_LOGIC 9. ); 10. END ENTITY DFF1; 11. ARCHITECTURE bhv OF DFF1 IS 12. SIGNAL Q1 : STD_LOGIC; 13. BEGIN 14. PROCESS ( CLK ) 15. BEGIN 16. IF CLK'EVENT AND CLK = '1' THEN 17. Q1 <= D; -- why don't use "Q <=D" ?? 18. END IF; 19. Q<=Q1; 20. END PROCESS; 21. END ARCHITECTURE bhv; Page:77 Example: 4-7 D触发器
简单代码结构: 端口定义&电路逻辑表达 UIA 4 PRE INPUT3 5 OUTPUT POR 2 CLK Q PORT LR SN74HC74 HOW TO WORK
简单代码结构： 端口定义 & 电路逻辑表达 INPUT PORT OUTPUT PORT HOW TO WORK ?