3.2时序电路描述3.信号定义和数据对象4.上升沿检测表式和信号属性函数EVENT<信号名>'EVENT5.不完整条件语句与时序电路
3.2 时序电路描述 3. 信号定义和数据对象 <信号名>'EVENT 4. 上升沿检测表式和信号属性函数EVENT 5. 不完整条件语句与时序电路
3.2时序电路描述【例3-7】ENTITYCOMPBADISPORT(al, b1 : IN BIT:q1 :OUT BIT );END ;ARCHITECTUREOneOFCOMPBADISBEGINPROCESS (al,bl)BEGINIF a1>b1 THEN ql<='1';ELSIFal<b1THENql<=0';--未提及当al=b1时，q1作何操作ENDIF;ENDPROCESS;END ;
3.2 时序电路描述 【例3-7】 ENTITY COMP_BAD IS PORT( a1，b1 : IN BIT; q1 : OUT BIT ); END ; ARCHITECTURE one OF COMP_BAD IS BEGIN PROCESS (a1,b1) BEGIN IF a1 > b1 THEN q1 <= '1' ; ELSIF a1 < b1 THEN q1 <= '0' ;- 未提及当a1=b1时，q1作何操作 END IF; END PROCESS ; END ;
3.2时序电路描述latrsDq15CQRsq1q1_1ar图3-5例3-7的电路图
3.2 时序电路描述 图3-5 例3-7的电路图
3.2时序电路描述【例3-8】al> b1-1;IFTHENql101ELSE=ENDqlIF:-b1q1a1图3-6例3-8的电路图
3.2 时序电路描述 图3-6 例3-8的电路图 【例3-8】 . IF a1 > b1 THEN q1 <= '1' ; ELSE q1 <= '0' ; END IF;
3.2时序电路描述3.2.3时序电路的不同表述【例3-9】PROCESS(CLK)BEGINIF CLK'EVENTAND(CLK-'1)AND(CLK'LAST VALUE-'O)THENQ<=D；--确保CLK的变化是一次上升沿的跳变END IF;ENDPROCESS ;【例3-10】PROCESS(CLK)BEGINIFCLK-'1'ANDCLK'LASTVALUE='0--同例3-9THEN Q<=D;ENDIF;ENDPROCESS;
3.2 时序电路描述 3.2.3 时序电路的不同表述 【例3-9】 . PROCESS (CLK) BEGIN IF CLK'EVENT AND (CLK='1') AND (CLK'LAST_VALUE='0') THEN Q <= D ; -确保CLK的变化是一次上升沿的跳变 END IF; END PROCESS ; 【例3-10】 . PROCESS (CLK) BEGIN IF CLK='1' AND CLK'LAST_VALUE='0' -同例3-9 THEN Q <= D ; END IF; END PROCESS ;