技术EDA第5章VHDL状态机
EDA 技 术 第5章 VHDL状态机
1、有限状态机及其设计技术，是使用数学系统设计中的重要组成部分，是实现高效、高可靠性逻辑控制的重要途径。2、面对先进的EDA技术，有限状态机在具体的设计技术和实现方法上文有了许多新的内容。3、本章重点介绍用VHDL设计不同类型有限状态机的方法，同时考虑设计中许多重点关注的问题
1、有限状态机及其设计技术，是使用数字系统设计中的重 要组成部分，是实现高效、高可靠性逻辑控制的重要途径。 2、面对先进的EDA技术，有限状态机在具体的设计技术和 实现方法上又有了许多新的内容。 3、本章重点介绍用VHDL设计不同类型有限状态机的方法 ，同时考虑设计中许多重点关注的问题
特点：用VHDL可以设计出不同表达方式和不同功能的状态机，然而它们都有相对固定的语句和表达方式
特点： 用VHDL可以设计出不同表达方式 和不同功能的状态机，然而它们都有相 对固定的语句和表达方式
5.1 状态机设计相关语句5.1.1类型定义语句数据类型名数据类型定义OF基本数据类型、或ISTYPE数据类型名数据类型定义；ISTYPETYPESt1 IS ARRAY（OTO15）OFSTDLOGIC:TYPEweek Is (sun,mon,tue,wed,thu,fri,sat) ;TYPEmstate Is(sto,stl,st2,st3,st4,st5)SIGNAL present state, next state : m stateTYPEBOOLEANIS(FALSE,TRUE);
5.1 状态机设计相关语句 5.1.1 类型定义语句 TYPE 数据类型名 IS 数据类型定义 OF 基本数据类型 ;或 TYPE 数据类型名 IS 数据类型定义 ; TYPE st1 IS ARRAY ( 0 TO 15 ) OF STD_LOGIC ; TYPE week IS (sun，mon，tue，wed，thu，fri，sat) ; TYPE m_state IS ( st0，st1，st2，st3，st4，st5 ) ; SIGNAL present_state，next_state : m_state ; TYPE BOOLEAN IS (FALSE，TRUE) ；
5.1状态机设计相关语句5.1.1类型定义语句TYPE my_logic IsT101SIGNAL sl:mylogics1 <= 'Z';SUBTYPE子类型名IS基本数据类型RANGE约束范围：SUBTYPEdigitsISINTEGERRANGE0to9:TYPE week IS(sun,mon,tue, wed,thu,fri,sat);
5.1 状态机设计相关语句 5.1.1 类型定义语句 TYPE my_logic IS ( '1' ，'Z' ，'U' ，'0' ) ; SIGNAL s1 : my_logic ; s1 <= 'Z' ; SUBTYPE 子类型名 IS 基本数据类型 RANGE 约束范围; SUBTYPE digits IS INTEGER RANGE 0 to 9 ; TYPE week IS (sun，mon，tue，wed，thu，fri，sat) ;