1数码寄存器 >图5-10为四位上升沿触发D触发器74LS175的逻辑 图。在时钟脉冲CP上升沿到来时,实现数据的并 行输入-并行输出。 01010100 10010101 22 22 0010101 FE R FF R FE FF R 0101001 10010014 ID CI ID CI ID CI ID 10010101 00101001 1010010 Do CPO D D CP
Ø图5-10为四位上升沿触发D触发器74LS175的逻辑 图。在时钟脉冲CP上升沿到来时，实现数据的并 行输入-并行输出。 ⒈数码寄存器
2锁存器大 锁存器有如下特点: 锁存信号没到来时,锁存器的输出状态随输 入信号变化而变化(相当于输出直接接到输入 c端,即所谓“透明”),当锁存信号到达时 0锁存器输出状态保持锁存信号跳变时的状态。 010>如图为一位D锁存器的逻辑图 10010010 10010101 00101001 9 1010010
⒉锁存器 Ø锁存器有如下特点： Ø锁存信号没到来时，锁存器的输出状态随输 入信号变化而变化(相当于输出直接接到输入 端，即所谓“透明”），当锁存信号到达时， 锁存器输出状态保持锁存信号跳变时的状态。 Ø如图为一位D锁存器的逻辑图
2锁存器大 D &|≥ Q=D+Q O10 Q=D+Q 0101010 D=0时,g=0 1001010 0010101 若D-,得Q=0 0101001 ≥ CP由1变0时,由于 10010010 CP=0,将D和D信号 CP 100101图5-13一位D锁存器逻辑图 封锁住,基本RS触发 0当CP=1时,两个与或非器的输出状态不变, 门构成基本RS触发器:、实现了锁存功能
Q D Q D=0时，Q=0； CP由1变0时，由于 CP=0，将D和 信号 封锁住,基本RS触发 器的输出状态不变， 实现了锁存功能。 D 当CP=1时，两个与或非 门构成基本RS触发器 ： 若D=l，得 Q 0 Q D Q ⒉锁存器
2锁存器大学 (1) cP(1) 如图为八位D锁存器74LS OIOI ID 0373的逻辑图。三态输出 0mx只有输出使能信号E-0时, 10010101 才有信号输出 001070-|0时 01014D 而E=1时,输出为高组态。 10010013 在CP=,E=0时,Q=D 1001010 oCI 当CP由1变0时,即锁存信号 6D-(14) 00101001 到达时,Q的状态被锁存。 107D-n (8D)8 FCH-FEN19)80-
当CP由1变0时，即锁存信号 到达时，Q的状态被锁存。 如图为八位D锁存器74LS 373 的逻辑图。 三态输出。 而E=1时，输出为高组态。 在CP=l，E=0时，Q=D。 ⒉锁存器 只有输出使能信号E=0时， 才有信号输出；
2锁存器大 E 0 CC 10-2 19}8Q 01010100 1D-3418 8D 10010101 00101010 205L177D 2D 16—7Q 01010010 30631560 3D 77146D 10010010 4D=83135D 10010101 40-9 125Q 00101001 GND=10 CP。9 1010010 图5-12八位D锁存器引脚图
⒉锁存器 图5-12 八位D锁存器引脚图