方法2:直接使用加法“+”函数 1 brary五eee; use leee·std1gc1164·a1工; use eee·std1。 gc unsigned.a11; entity adder op is port(a,b: in std logic vector (3d。 wnto C) Cin:ins七d王giC; sum: out std logic vector (3d。 wnto C) Cut: out sto1。gic); end adder Op architecture behavior of adder op is signal c: std logic vector(4 downto O) e process (a, b, cin, c) gIr C<=a+b+cini end process sun<=c(3 downto o)i t<=C(4) end behavior;
16 方法2：直接使用加法“+”函数：
加法器仿真结果: 4p MAX+plus II -h: \vhdl intro app\e4_5\adder- [adder. scf- Waveform Editor 8 MAX+plus II Eile Edit yiew Node Assign Utilities Options window Help □回x 口②回舀回△國囫國凹感国国為圖鹵會密跟网 R Ref. DOns 上Time:1983ms sumDo ooosoeDDososca p 5. 0ms 100ms D00 (1X2X3X4X5X6X7X8X9X10X1112X1×14X15X0X1 DO 9X1112 untO
17 加法器仿真结果：
5、多路选择器 前面用讦f语句、case语句、条件赋值语句 选择赋值语句分别描述过4选1选择器。 6、三态门及总线缓冲器 VHDL语言通过指定大写的Z值表示高阻状态 a: std_logIC a_ bus: std_logic_vector(7 downto O 指定高阻状态如下: a<=‘z abus<=“ ZZZZZZZZ
18 5、多路选择器 前面用 if 语句、case 语句、条件赋值语句、 选择赋值语句分别描述过4选1选择器。 6、三态门及总线缓冲器 VHDL语言通过指定大写的Z值表示高阻状态 a : std_logic; a_bus:std_logic_vector(7 downto 0); 指定高阻状态如下： a <= ‘Z’ ; a_bus <= “ZZZZZZZZ” ;
1)三态门电路描述 library ieee use ieee std logic 1164.all entity tri gate is port (din en: in std logici dout: out std logic) end tri gatei architecture zas of tri gate is begin tri gate: process(din, en) begin if (en=1then dout<=din; else dout<=Zt -must be captal end ifi end processi end za
19 1）三态门电路描述
三态门仿真结果 4 MAX+plus II-h: \vhdl hbh_book\e7_ 17\tri gate-[tri gate. scf-Waveform Editor] S MAX+plus II File Edit View Node Assign Utilities Options Window Help 口回舀圖回△國囫卧凹感国国為橱武會密跟 Ref: 0.Ons ++Time:967.Ons 967. Ons yue100gn04060n。pnnn°1c
20 三态门仿真结果：