二、动态RAM(DRAM) 1.动态RAM的构成 基本单元：有4管、3管及单管 (I)单管动态RAM基本存储单元 行地址一工 RAS 原理：通过电容C存储信息 缺点：漏电和破坏性读出 刷新放大器 改进：加刷新放大器，速度几百次/秒 改进动态RAM特点： 列地址上h 下 ①读写操作二次打入地址 C 养密鑫 先输RAS,后CAS ②刷新操作只输入RAS ③刷新周期不能进行读写操作 日录退回凸页
二、动态RAM（DRAM） 1. 动态RAM的构成 基本单元：有4管、3管及单管 ⑴单管动态RAM基本存储单元 原理：通过电容C存储信息 缺点：漏电和破坏性读出 改进：加刷新放大器，速度几百次/秒 改进动态RAM特点： ①读写操作二次打入地址 先输RAS，后CAS ②刷新操作只输入RAS ③刷新周期不能进行读写操作
2.DRAM的刷新 电容C上高电平保持时间：约2mS 刷新时间间隔：2mS DRAM的刷新是一行行地进行，刷新一行的时间称为刷新周期。 刷新控制：由读写控制电路系统地完成DRAM刷新 注：读写过程也有刷新功能，但是随机的，不保证所有RAM单元 都能经读写刷新。 DRAM控制器：协调完成DRAM芯片地址两次打入和刷新控制等问题 构成：人地址多路器 刷新地址计数器 4刷新定时器 ☑仲裁电路 定时发生器 日录退回凸页
2. DRAM的刷新 电容C上高电平保持时间：约2mS 刷新时间间隔：2mS DRAM的刷新是一行行地进行，刷新一行的时间称为刷新周期。 刷新控制：由读写控制电路系统地完成DRAM刷新 注：读写过程也有刷新功能，但是随机的，不保证所有RAM单元 都能经读写刷新。 DRAM控制器:协调完成DRAM芯片地址两次打入和刷新控制等问题 构成： ⊿ 地址多路器 ⊿ 刷新地址计数器 ⊿ 刷新定时器 ⊿ 仲裁电路 ⊿ 定时发生器
人地址多路器 ①CPU地址转换为行地 刷新地址 计数器 地址转换 地址 址，列地址分两次送入 地址惡线下 开关电路 DRAM芯片，实现两次打 CPU 刷新定时器 DRAM RFSH RAS 入。先RAS,后CAS 仲裁 控 信号 CAS 读/写 电路 发生器 V正 ②刷新地址计数器产 生行扫地址，由RAS打 总线收发器 数据总线 DoUr 入，无列扫地址。 厶刷新定时器定时发出刷新请求 仲裁电路对优先权仲裁。注 意在刷新周期不接受CPU CPU发出读/写申请 的申请。 △定时发生器按刷新或读写要求提供RAS、CAS和WE给 DRAM芯片。 日录退回凸页
⊿刷新定时器定时发出刷新请求 CPU发出读/写申请 ⊿定时发生器按刷新或读写要求提供RAS、CAS和 WE给 DRAM芯片。 ⊿ 地址多路器 ①CPU地址转换为行地 址，列地址分两次送入 DRAM芯片，实现两次打 入。先RAS，后CAS ②刷新地址计数器产 生行扫地址，由RAS打 入，无列扫地址。 仲裁电路对优先权仲裁。注 意在刷新周期不接受CPU 的申请
3.动态RAM例子 1 23 s 4 OUT 5 AAAm 6 43210 7 8 Intel2164(64K×1) 日录这回上量
Intel 2164 (64K×1) 3. 动态RAM例子
三、存储器发展和现状 EDO DRAM(Extended Data Out RAM) 扩充数据DRAM或超页面模式DRAM 特点： 1在读取一数据的同时对下一数据的地址进行准备，特别 是能同时准备访问下一页面，从而节约了访问时间。 2 读写周期为20-30nS,比DRAM快10%-15%。 BEDO DRAM (Burst Extended Data Out RAM) 突发式DRAM 特点：在EDO DRAM基础上增加了地址记数器，数据存取 速度更快。 SDRAM Synchronous DRAM) 同步动态存储器 特点：与总线时钟同步，一个时钟周期内传送一次数据。 日录退回凸页
三、存储器发展和现状 三、存储器发展和现状 EDO DRAM(Extended Data Out RAM ) 扩充数据DRAM或超页面模式DRAM 特点： 1 在读取一数据的同时对下一数据的地址进行准备，特别 是能同时准备访问下一页面，从而节约了访问时间。 2 读写周期为20-30nS，比DRAM快10%-15%。 BEDO DRAM（Burst Extended Data Out RAM ） 突发式DRAM 特点：在EDO DRAM基础上增加了地址记数器，数据存取 速度更快。 SDRAM（ Synchronous DRAM ） 同步动态存储器 特点：与总线时钟同步，一个时钟周期内传送一次数据