3.静态读写存储器SRAM 粤>主要被用于小型微机系统 接 多为“存储单元数×8”的存储结构 技 不>6264SRAM芯片 第 4 芯片容量:64K位 版 存储结构:8K×8 机 械 28脚双列直插(DIP) 业 出 13个地址线:A12~A0 版 社 ●8个数据线:D7~D0 控制引脚:CS1*,CS2,OE*,W米 ●无连接:NC( No Connect) 示意图
微 机 原 理 与 接 口 技 术 · 第 4 版 机 械 工 业 出 版 社 3. 静态读写存储器SRAM ➢主要被用于小型微机系统 ➢多为“存储单元数×8”的存储结构 ➢6264 SRAM芯片 芯片容量：64K位 存储结构：8K×8 28脚双列直插（DIP） 13个地址线：A12～A0 8个数据线：D7～D0 控制引脚：CS1*，CS2，OE*，WE* 无连接：NC（No Connect） 示意图
SRAM的控制信号 理>片选(CS*或CE*) 接 片选有效,才可以对芯片进行读/写操作 技 术 无效时,数据引脚呈现高阻状态,并可降低功 第 耗 4 版>读控制(OE米) 机 械 芯片被选中有效,数据输出到数据引脚 业 ●对应存储器读MM 版>写控制(WE*) 芯片被选中的前提下,若有效,将数据写入 对应存储器写MEMW米 示意图
微 机 原 理 与 接 口 技 术 · 第 4 版 机 械 工 业 出 版 社 SRAM的控制信号 ➢片选（CS*或CE*） 片选有效，才可以对芯片进行读/写操作 无效时，数据引脚呈现高阻状态，并可降低功 耗 ➢读控制（OE*） 芯片被选中有效，数据输出到数据引脚 对应存储器读MEMR* ➢写控制（WE*） 芯片被选中的前提下，若有效，将数据写入 对应存储器写MEMW* 示意图
4.动态读写存储器DRAM 理≥DRM芯片用一组地址引脚传送两批地址 接 第一批地址称行地址 技 术 用行地址选通信号RAS*下降沿锁存 >第二批地址称列地址 版 用列地址选通信号CAS*下降沿锁存 机 械 个信号W*实现读写控制 出>数据输入引脚Din 版 社>数据输出引脚Dout 示意图
微 机 原 理 与 接 口 技 术 · 第 4 版 机 械 工 业 出 版 社 4. 动态读写存储器DRAM ➢DRAM芯片用一组地址引脚传送两批地址 ➢第一批地址称行地址 用行地址选通信号RAS*下降沿锁存 ➢第二批地址称列地址 用列地址选通信号CAS*下降沿锁存 ➢一个信号WE*实现读写控制 ➢数据输入引脚Din ➢数据输出引脚Dout 示意图
5.DRAM的刷新 理≥DRAM内部 长。有“读出再生放大电路”的刷新电路 术 设计有仅行地址有效的刷新周期 第·每次刷新一行存储单元 版存储系统的外部刷新控制电路 械·将刷新行地址同时送达所有DRAM芯片 业·所有DRAM芯片同时进行一行的刷新 在一定时间间隔内启动一次刷新 ●每次行地址增量 PC机刷新:15.6μs
微 机 原 理 与 接 口 技 术 · 第 4 版 机 械 工 业 出 版 社 5. DRAM的刷新 ➢DRAM内部 有“读出再生放大电路”的刷新电路 设计有仅行地址有效的刷新周期 每次刷新一行存储单元 ➢存储系统的外部刷新控制电路 将刷新行地址同时送达所有DRAM芯片 所有DRAM芯片同时进行一行的刷新 在一定时间间隔内启动一次刷新 每次行地址增量 PC机刷新：15.6μs
概6.高性能DRAM 理 FPM DRAM(快页方式DRAM) 同一行的传送仅改变列地址 接口技术·第4版机械工业出版社 页内访问速度加快 EDO DRAM(扩展数据输出DRAM) 数据输出有效时间加长(扩展) SDRAM(同步DRAM) 公共的系统时钟,没有等待状态 支持猝发传送,内部采用交叉存储 DDR DRAM(双速率DRAM) 同步时钟前沿和后沿各进行一次数据传送 RDRAM(Rambus dram) ● Rambus公司专利技术,全新设计
微 机 原 理 与 接 口 技 术 · 第 4 版 机 械 工 业 出 版 社 6. 高性能DRAM ➢ FPM DRAM（快页方式DRAM） 同一行的传送仅改变列地址 页内访问速度加快 ➢ EDO DRAM（扩展数据输出DRAM） 数据输出有效时间加长（扩展） ➢ SDRAM（同步DRAM） 公共的系统时钟，没有等待状态 支持猝发传送，内部采用交叉存储 ➢ DDR DRAM（双速率DRAM） 同步时钟前沿和后沿各进行一次数据传送 ➢ RDRAM（Rambus DRAM） Rambus公司专利技术，全新设计