牢科学技术学院 X地址译码线 导通状态 止状态 读操作? 接Y地址译码线 (1/0) 若某个存储元被选中,则该仔储元的 T5,T6,T7,T8管均导通,A,B两点与 位线D与D相连。 存储元的信息被送到/0与Io线上。 I/o与O线接着一个差动读出放大器,从 其电流方向可以判知所存信息是“1还是 0 2021年2月20日1时6分
2021年2月20日1时6分 16 2021年2月20日1时6分 • 读操作？ • 若某个存储元被选中，则该存储元的 T5，T6，T7，T8管均导通，A，B两点与 位线D与D相连。 • 存储元的信息被送到I/O与I/O线上。 I/O与I/O线接着一个差动读出放大器 ，从 其电流方向可以判知所存信息是“1”还是 “0”
牢科学技术学院 随机读写存储器静态MOS存储器 SRAM的组成 存储体:存储单元的集合 地址译码器:地址译码器的输入信息来自CPU的地 址寄存器。地址译码有两种方式:单译码方式和双 译码方式。 驱动器:通常加在译码器的输出之后。 IO电路:处在数据总线和被选用的单元之间,用 以控制被选中的单元读出或写入 片选与读/写控制电路:在地址选择时,首先要进行 选片。 输出驱动电路: 2021年2月20日1时6分
2021年2月20日1时6分 17 2021年2月20日1时6分 随机读写存储器——静态MOS存储器 • SRAM的组成 – 存储体：存储单元的集合。 – 地址译码器：地址译码器的输入信息来自CPU的地 址寄存器。地址译码有两种方式：单译码方式和双 译码方式。 – 驱动器：通常加在译码器的输出之后。 – I/O电路：处在数据总线和被选用的单元之间，用 以控制被选中的单元读出或写入。 – 片选与读/写控制电路：在地址选择时，首先要进行 选片。 – 输出驱动电路：
1 驱 64*64=4096 存储矩阵 A5 SRAM结构 (0电路 输出 缩出动 Y译码器 输入 控期电路 读/写 片选 All 2021年2月20日1时6分 18
2021年2月20日1时6分 18 2021年2月20日1时6分 SRAM结构
牢科学技术学院 随机读写存储器静态M0存储器 SRAM存储器芯片举例2114(1k×4) AAAAAA 64×64储矩阵 GND 其中: 地址线:A0-A9 ,, 1/O 1/O 2 仑输入数 列/O电路 据控制 数据线:D0-D3 I/C A。A1A2A 控制线:CS* WE*等 WE 图3.42114逻辑结构框图 2021年2月20日1时6分
2021年2月20日1时6分 19 2021年2月20日1时6分 随机读写存储器——静态MOS存储器 • SRAM存储器芯片举例2114（1k×4） 其中： 地址线：A0-A9 数据线：D0-D3 控制线：CS*, WE*等
牢科学技术学院 随机读写存储器静态M存储器 存储器的读出时间:从给出有效地址后 经过译码电路、驱动电路的延迟,到读 出所选中单元的内容,再经过/O电路的 延迟后在外部总线上稳定地出现所读出 的数据信息。 读周期:表示存储片进行两次连续读操 作时所必须间隔的时间,它总是略大于 读出时间。 2021年2月20日1时6分
2021年2月20日1时6分 20 2021年2月20日1时6分 随机读写存储器——静态MOS存储器 • 存储器的读出时间：从给出有效地址后， 经过译码电路、驱动电路的延迟，到读 出所选中单元的内容，再经过I/O电路的 延迟后在外部总线上稳定地出现所读出 的数据信息。 • 读周期：表示存储片进行两次连续读操 作时所必须间隔的时间，它总是略大于 读出时间