esTc 设计中 三八译码器(P86) 第一步:端口?实体设计. ■■■ yo 0 八译码器 y2345 g y g2a-8 123456 y6 yyyy g2b 100选通
设计中心 三八译码器(P.86) • 第一步：端口？实体设计…… y0 y1 y2 y3 y4 y5 y6 y7 a b c 三 八 译 码 器 y0 y1 y2 y3 y4 y5 y6 y7 a b c gl g2a g2b 74LS138 100选通
esTc 设计中 y 三八译码器 0123 y 的实体设计g g2b 6 LIBRARY EEE USE IEEE STD LOGIC 1164.ALL EnTITY decoder 3 to 8s PORT (a, b, C, g1, g2a, g2b: IN STD LOGIC; END: OUT STDLOGIC_VECTOR(7 DOWNTO o) decoder_3-to_8;
设计中心 三八译码器 的实体设计 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY decoder_3_to_8 IS PORT (a, b, c, g1, g2a, g2b : IN STD_LOGIC; y : OUT STD_LOGIC_VECTOR(7 DOWNTO 0)); END decoder_3_to_8; y0 y1 y2 y3 y4 y5 y6 y7 a b c gl g2a g2b 74LS138
设计中 第二步:算法?构造体设计 量量量■量■ 「选通输入「输入端 译码输入端 g 2a gbc b la yo y1y2 y3 y4 y5 y6 y7 X X X X X XX X xx011111 XXx 1 1111 x00000000 x00000000 0000 001 01 1111 111111 1111 0 11111 00 01010101 11011111 11111011 011 101
设计中心 • 第二步：算法？构造体设计…… 选通输入 输入端 译码输入端 g1 g2a g2b c b a y0 y1 y2 y3 y4 y5 y6 y7 x x 0 1 1 1 1 1 1 1 1 1 x x 0 0 0 0 0 0 0 0 x 1 x 0 0 0 0 0 0 0 0 x x x 0 0 0 0 1 1 1 1 x x x 0 0 1 1 0 0 1 1 x x x 0 1 0 1 0 1 0 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 0
esTc 设计中 译码功能描述 CASE indata Is WHEN“000°=>y<=“1111110 WHEN“001”=>y<=“1111101 WHEN“010”=>y<=“11111011” WHEN“011=>y<=“11110111”; WHEN“100”=>y<=“11101111 WHEN“101=>y<=“110111111 WHEN“110=>y<=“10111111 WHEN“111”=>y<=“01111111 WHEN OTHERS=> y<="XXXXXXXX END CASE
设计中心 译码功能描述 CASE indata IS WHEN “000”=> y <= “11111110”; WHEN “001”=> y <= “11111101”; WHEN “010”=> y <= “11111011”; WHEN “011”=> y <= “11110111”; WHEN “100”=> y <= “11101111”; WHEN “101”=> y <= “11011111”; WHEN “110”=> y <= “10111111”; WHEN “111”=> y <= “01111111”; WHEN OTHERS=> y <= “XXXXXXXX”; END CASE;
esTc 设计中 三八译码器构造体 ARCHITECTURE rtl oF decoder 3 to 8 S SIGHAL indata: STD_LOGIC_VECTOR(2 DOWNTO O); BEGIN indata<ec&b& a PROCESS(indata, g1, g2a, g2b BEGIN IF g1= AND g2a=0 AND g2b=0)THEN CASE ELSE y<=”11111111 END F END PROCESS: END rt1:
设计中心 三八译码器构造体 ARCHITECTURE rtl OF decoder_3_to_8 IS SIGHAL indata : STD_LOGIC_VECTOR(2 DOWNTO 0); BEGIN indata <= c & b & a; PROCESS(indata,g1,g2a,g2b) BEGIN IF (g1=’1’ AND g2a=’0’ AND g2b=’0’) THEN CASE…… ELSE y <= ”11111111”; END IF; END PROCESS; END rt1;