FPGA实验指导书合针对Cyclone器件优化的即取即用的IP（IntellectualProperty）控制器核，工程师可以在几分钟之内将一个SDRAM和FCRAM的功能合并到一个系统之中。如图6所示，所有Cyclone器件使用优化的I/0引脚实现与DDRSDRAM、FCRAM器件的接口连接。每一个I/0区包含两套接口信号引脚，每套引脚含1个数据采样信号（DQS）引脚和8个关联数据（DQ）引脚。这些引脚采用SSTL-2ClassII电平标准来实现和外部存储器件的高速数据传输。每个器件最多可支持48个DQ引脚和对应8个DQS引脚，支持一个32位宽的具有纠错能力的双列存储器模块（DIMM）。图7显示了从外部存储器读取一个单一比特数据的读操作。DQS信号位于输入的DQ信号的中央，用来驱动器件内的全局时钟网络。DQ信号在时钟的上、下沿被FGPA的寄存器采样，并使用第二组上升沿采样的内部寄存器使之与系统时钟同步。Datefrom ExticnalDQS19℃CeanerastaSyneratioRaptterscaptRegistersAtEEAREGREGQ00DQs Signal PinGlobalClockE★B00NetworkEEAssociatedDQSignal PinsSyntemGlobaiploekclockBottom Edge of Device图6DQS和DQ信号引脚图7外部存储器读操作图8显示了往外部存储器写入一个比特数据的写操作。输出给外部存储器件的DQS信号与输出的数据信号有90°的相移，输出使能逻辑用来满足前后缓冲的时序要求。DQSOutputEnableREIData To ExternalDQ中LEMemoryDeviceCROutputREEnableLEVCC-ELEGNDIn-PhaseA1xOutputREPhase-ShiftedSystemBClock1xOutput图8外部存储器件写操作通过一套寄存器和输出多路复用器，数据A和数据B在时钟的上、下两个沿合成DQ信号，输出给外部存储器件，该时钟和内部系统时钟同步。2.4.4支持的接口及协议Cyclone器件支持多种串行总线和网络接口，还支持广泛的通信协议，如以太网协议。这些接口和协议被广泛应用于消费品、工业和通信产品中。Altera也为这方面的应用提供了一系列的专门针对CycloneFPGA结构优化的IP核。1.PCI：PCI是一个标准的总线型接口，通常用于集成组件、外设插板，还用于处理器和存储系统之间的内部连接。Cyc1one器件兼容3.3VPCI局部总线规范2.2版本，支持高达33MHz11
FPGA 实验指导书 11 合针对 Cyclone 器件优化的即取即用的 IP（Intellectual Property）控制器核，工程师可以在 几分钟之内将一个 SDRAM 和 FCRAM 的功能合并到一个系统之中。 如图 6 所示，所有 Cyclone 器件使用优化的 I/O 引脚实现与 DDR SDRAM、FCRAM 器件的接口 连接。每一个 I/O 区包含两套接口信号引脚，每套引脚含 1 个数据采样信号（DQS）引脚和 8 个 关联数据（DQ）引脚。这些引脚采用 SSTL-2 Class II 电平标准来实现和外部存储器件的高速 数据传输。每个器件最多可支持 48 个 DQ 引脚和对应 8 个 DQS 引脚，支持一个 32 位宽的具有纠 错能力的双列存储器模块（DIMM）。 图 7 显示了从外部存储器读取一个单一比特数据的读操作。DQS 信号位于输入的 DQ 信号的 中央，用来驱动器件内的全局时钟网络。DQ 信号在时钟的上、下沿被 FGPA 的寄存器采样，并使 用第二组上升沿采样的内部寄存器使之与系统时钟同步。 图 6 DQS 和 DQ 信号引脚 图 7 外部存储器读操作 图 8 显示了往外部存储器写入一个比特数据的写操作。输出给外部存储器件的 DQS 信号与输出 的数据信号有 90°的相移，输出使能逻辑用来满足前后缓冲的时序要求。 图 8 外部存储器件写操作 通过一套寄存器和输出多路复用器，数据 A 和数据 B 在时钟的上、下两个沿合成 DQ 信号， 输出给外部存储器件，该时钟和内部系统时钟同步。 2.4.4 支持的接口及协议 Cyclone 器件支持多种串行总线和网络接口，还支持广泛的通信协议，如以太网协议。这些 接口和协议被广泛应用于消费品、工业和通信产品中。Altera 也为这方面的应用提供了一系列 的专门针对 Cyclone FPGA 结构优化的 IP 核。 1.PCI：PCI 是一个标准的总线型接口，通常用于集成组件、外设插板，还用于处理器和存 储系统之间的内部连接。Cyclone 器件兼容 3.3V PCI 局部总线规范 2.2 版本，支持高达 33MHz
FPGA实验指导书的32位PCI总线。Cyclone器件中的I/O单元经过专门设计，可以匹配严格的PCI标准所要求的建立和保持时间。为了提供最大的灵活性，每个输入信号都可以通过两个独立的延时路径输入到不同的芯片区域，如图9所示。Vecro可选的PCINoru嵌位二极管可编程上拉电阻、送往/来自可编程逻辑总线保持电路每个输入有两个独立的延时通道图9Cyclone器件的i/0单元2.SDRAM及FCRAM接口Cyclone器件可以通过内建的专用接口号单数据速率和双数据速率SDRAM连接。3.10/100及千兆以太网：以太网是局域网（LAN）中使用最广泛的访问方式，其定义的标准是IEEE802.3标准。用Cyclone器件实现的以太网媒体存取控制器与物理层器件的接口速率可以达到10Mbps、100Mbps或1Gbps的最大带宽。如果结合针对Cyclone器件优化的IP核，用户可以很容易地在Cvclone芯片中实现以太网的MAC功能。4.串行总线接口：Cyclone器件支持一系列的串行总线接口，如串行外设接口（SPI）、I2C、IEEE1394标准和通用串行总线（USB），如表2-7所示，表中的最大带宽大于等于数据速率。表2-7Cyclone器件支持的串行总线接口I'c协议SPIUSB2. 0IEEE139413.4400480最大带宽（Mbps）通过在Cyclone器件中实现SPI和I2C标准，可以在集成电路、处理器和外设之间提供一个低速的通信链路。IEEE1394和USB也可以在处理器、计算机和其他器件之间建立一条链接。Cyclone器件可以用来实现与PHY器件的总线控制和接口功能。5.通信协议Cvclone器件支持一系列的通信协议，包括E1、E3、T1、T3和SONET/SDH（见表2-8）等。E1和E3是欧洲数字传输标准；T1和T3是相应的北美数字传输标准：SONET/SDH是光纤上的数字传输标准。Cyclone器件还可以实现POS-PHY和UTOPIA通信接口协议，如表2-9所示。表2-83Cyclone器件支持的通信协议协议E1E3T1T3STM-16STM-0STM-1STM-42.04834.3681.544155.52622.082488最大带宽/Mbps44.73651.48表2-9Cyclone器件支持的通信接口协议协议POS-PHY Lebe13POS-PHYLebe12UTOPLA Lebe12UTOPLA Lebe13最大带宽/Mbps6222488622248816总线宽度8/328/168/16/3212
FPGA 实验指导书 12 的 32 位 PCI 总线。Cyclone 器件中的 I/O 单元经过专门设计，可以匹配严格的 PCI 标准所要求 的建立和保持时间。为了提供最大的灵活性，每个输入信号都可以通过两个独立的延时路径输 入到不同的芯片区域，如图 9 所示。 图 9 Cyclone 器件的 I/O 单元 2. SDRAM 及 FCRAM 接口 Cyclone 器件可以通过内建的专用接口号单数据速率和双数据速率 SDRAM 连接。 3. 10/100 及千兆以太网：以太网是局域网（LAN）中使用最广泛的访问方式，其定义的标 准是 IEEE802.3 标准。用 Cyclone 器件实现的以太网媒体存取控制器与物理层器件的接口速率 可以达到 10Mbps、100Mbps 或 1Gbps 的最大带宽。如果结合针对 Cyclone 器件优化的 IP 核，用 户可以很容易地在 Cyclone 芯片中实现以太网的 MAC 功能。 4.串行总线接口：Cyclone 器件支持一系列的串行总线接口，如串行外设接口（SPI）、I2C、 IEEE1394 标准和通用串行总线（USB），如表 2-7 所示，表中的最大带宽大于等于数据速率。 表 2-7 Cyclone 器件支持的串行总线接口 协议 SPI I 2 C IEEE1394 USB2.0 最大带宽（Mbps） 1 3.4 400 480 通过在 Cyclone 器件中实现 SPI 和 I2C 标准，可以在集成电路、处理器和外设之间提供一个低 速的通信链路。IEEE 1394 和 USB 也可以在处理器、计算机和其他器件之间建立一条链接。Cyclone 器件可以用来实现与 PHY 器件的总线控制和接口功能。 5.通信协议 Cyclone 器件支持一系列的通信协议，包括 E1、E3、T1、T3 和 SONET/SDH（见表 2-8）等。 E1 和 E3 是欧洲数字传输标准；T1 和 T3 是相应的北美数字传输标准；SONET/SDH 是光纤上的数 字传输标准。Cyclone 器件还可以实现 POS-PHY 和 UTOPIA 通信接口协议，如表 2-9 所示。 表 2-8 Cyclone 器件支持的通信协议 协议 E1 E3 T1 T3 STM-0 STM-1 STM-4 STM-16 最大带宽/Mbps 2.048 34.368 1.544 44.736 51.48 155.52 622.08 2488 表 2-9 Cyclone 器件支持的通信接口协议 协议 POS-PHY Lebe12 POS-PHY Lebe13 UTOPLA Lebe12 UTOPLA Lebe13 最大带宽/Mbps 622 2488 622 2488 总线宽度 16 8/32 8/16 8/16/32 VCCIO 总线保持电路 VCCIO 可编程 上拉电阻 可选的 PCI 嵌位二极管 送往/来自 可编程逻辑 每个输入有两个独立的延时通道
FPGA实验指导书POS-PHY和UTOPIA协议分别为SONET/SDH和异步传输模式（ATM）提供物理层和链路层的接口，可以在Cyclone器件中实现。这些通信接口协议一般用于中低端通信设备中，Cyclone器件可以满足这些应用在性能上、逻辑密度上和系统特性上的需求。2.4.5锁相环的实现Cyclone器件内置最多2个增强型锁相环，可给用户提供高性能的时钟管理能力，如频率合成、可编程移相、片外时钟输出、可编程占空比、失锁检测以及高速差分时钟信号的输入和输出等。图10所示为Cyclone器件内锁相环的原理框图。Cyclone的锁相环电路具有时钟合成功能，内部实际运行的时钟可以不同于输入的时钟频率。每个锁相环可以提供3个不同频率的输出。锁相环提供两个比例因子分别为Ⅲ和n的除法计数器，其中的m，n和后比例计数器（g0，g1和e）可以设置成从132之间的任意整数。Cyclone的锁相环还可以实现对一个应用进行时分复用的功能，这样对于某些特定的电路就可以在一个时钟周期内运行多次。通过时分复用，可以用较少的逻辑资源来实现所需要的功能因此可以利用这种共享资源的方法来增加芯片内的可用资源。OutputCOClock.SwitchoverCOClock InputsC[1..0]+PDCP国VCOC1ClobalC(4.0]NetworkImFeedbackC4Reconfigurable in User Mode图10Cyclone器件锁相环原理框图Cyclone中的每个锁相环还可以有一个差分的或单端的片外时钟输出。每个锁相环有一对片外时钟输出管脚，该输出管脚可以支持表2-10所示的多种I/0标准。外部时钟输出可以用做系统时钟或用来同步整个板上的不同器件，其时钟反馈特性可以用来补偿内部的延时或使输出的时钟与输入时钟相位对齐，表2-10（Cyclone器件锁相环特性特性锁相环支持时钟倍频及分频m、n除法计数器和后比例计数器相移分辨率最高到150ps递增3可编程占空比2内部时钟输出数目最多1对差分或一个单端信号片外时钟输出数目LVTTL,LVCMOS,2.5/1.8/1.5V3.3VPCI,SSTL-2C1assI&II输入、输出时钟可支持I/0标准SSTL-3ClassI&II,LVDS表中m、n除法计数器和后比例计数器的范围从1~32；最小的项移为vc0周期除以80，如果以度为单位增加，Cyclone器件的输出至少可以以45°递增，更小的增加度数有可能受到频率和分频系数的限制。13
FPGA 实验指导书 13 POS-PHY 和 UTOPIA 协议分别为 SONET/SDH 和异步传输模式（ATM）提供物理层和链路层的接口， 可以在 Cyclone 器件中实现。这些通信接口协议一般用于中低端通信设备中，Cyclone 器件可以满 足这些应用在性能上、逻辑密度上和系统特性上的需求。 2.4.5 锁相环的实现 Cyclone 器件内置最多 2 个增强型锁相环，可给用户提供高性能的时钟管理能力，如频率合 成、可编程移相、片外时钟输出、可编程占空比、失锁检测以及高速差分时钟信号的输入和输 出等。图 10 所示为 Cyclone 器件内锁相环的原理框图。 Cyclone 的锁相环电路具有时钟合成功能，内部实际运行的时钟可以不同于输入的时钟频 率。每个锁相环可以提供 3 个不同频率的输出。锁相环提供两个比例因子分别为 m 和 n 的除法 计数器，其中的 m，n 和后比例计数器（g0，g1 和 e）可以设置成从 1~32 之间的任意整数。 Cyclone 的锁相环还可以实现对一个应用进行时分复用的功能，这样对于某些特定的电路就 可以在一个时钟周期内运行多次。通过时分复用，可以用较少的逻辑资源来实现所需要的功能， 因此可以利用这种共享资源的方法来增加芯片内的可用资源。 图 10 Cyclone 器件锁相环原理框图 Cyclone 中的每个锁相环还可以有一个差分的或单端的片外时钟输出。每个锁相环有一对片 外时钟输出管脚，该输出管脚可以支持表 2-10 所示的多种 I/O 标准。外部时钟输出可以用做系 统时钟或用来同步整个板上的不同器件，其时钟反馈特性可以用来补偿内部的延时或使输出的 时钟与输入时钟相位对齐。 表 2-10 Cyclone 器件锁相环特性 特性 锁相环支持 时钟倍频及分频 m、n 除法计数器和后比例计数器 相移 分辨率最高到 150ps 递增 可编程占空比 3 内部时钟输出数目 2 片外时钟输出数目 最多 1 对差分或一个单端信号 输入、输出时钟可支持 I/O 标准 LVTTL，LVCMOS，2.5/1.8/1.5V，3.3VPCI，SSTL-2ClassI&II， SSTL-3ClassI&II，LVDS 表中 m、n 除法计数器和后比例计数器的范围从 1~32；最小的项移为 vc0 周期除以 80，如 果以度为单位增加，Cyclone 器件的输出至少可以以 45°递增，更小的增加度数有可能受到频 率和分频系数的限制
FPGA实验指导书Cyclone的锁相环具有可编程移相的能力。用户可以在一个时间单元内对时钟进行移相，最高分辨率达到150pS。可编程移相特性一般用于匹配那些关键时序路径上时钟沿的约束，如建立时间和保持时间的约束。CyclonePLL的相位锁定信号用来指示输出时钟相对于参考时钟相已经完全稳定地锁定。它-般用于系统控制和同步整个板子上的其他不同器件。Cyclone的锁相环具有可编程占空比的能-力。可编程占空比使得锁相环可以产生不同占空比的输出时钟。2.4.6I/0特性Cyclone器件可以支持差分的I/O标准，如LVDS和去抖动差分信号（RSDS），当然也支持单端的I/O标准，如LVTTL、LVCMOS、SSTL和PCI。Cyclone器件可以支持最多129个通道的LVDS和RSDSaCyclone器件内的LVDS媛冲器，可以支持最高达640Mbps的数据传输速度。与单端的I/0标准相比，这些内置于Cyclone器件内部的LVDS缓冲器保持了信号的完整性，并具有更低的电磁干扰（EMI）和更低的电源功耗。图11所示为Cyclone器件内部的LVDS接口。表2-11列出了Cyclone器件内部LVDS和RSDS数据通道的数目及数据传输速度。SetupTerminationDifferential OutputsDifferential InputsDedicntedZ=50OutputsBufferRs=100forRow/OBanksZ=50Differenfial OutputsDifferential InputsZ=50RSWith ExternalRevintors forColumnVoRPRs=100BanksARp7=50图11CycloneIII器件内部的LVDS通道表2-11每个Cyclone器件内部LVDS通道和RSDS通道的数目及其性能LVDS通道RSDS通道器件封装通道数数据传输速率/Mbps通道数数据传输速率/Mbps3464034EP1C3311144脚TQFP640103103311324脚FineLine BGAEP1C4129129640311400脚FineLineBGA2929640311144脚TQFPEP1C67272240脚TQFP6403116664066311240脚TQFPEP1C12103640103311324脚FineLineBGA9595640311324脚FineLineBGAEP1C20129640129311400脚FineLine BGACyclone器件提供常用的单端I/O标准的支持，如LVTTL、LVCMOS、SSTL-2、SSTL-3和PCI,用于与板上其他器件的接口。单端I/0可以提供比差分I/0更强的电流驱动能力，主要应用在与高性能存储器的接口中，如双数据速率（DDR）的SDRAM和FCRAM器件。表2-12列出了Cyclone器件可以支持的单端I/0信号标准。表2-12Cyclone器件支持的单端I/0信号标准14
FPGA 实验指导书 14 Cyclone 的锁相环具有可编程移相的能力。用户可以在一个时间单元内对时钟进行移相，最 高分辨率达到 150ps。可编程移相特性一般用于匹配那些关键时序路径上时钟沿的约束，如建立 时间和保持时间的约束。 Cyclone PLL 的相位锁定信号用来指示输出时钟相对于参考时钟相已经完全稳定地锁定。它 一般用于系统控制和同步整个板子上的其他不同器件。Cyclone 的锁相环具有可编程占空比的能 力。可编程占空比使得锁相环可以产生不同占空比的输出时钟。 2.4.6 I/O 特性 Cyclone 器件可以支持差分的 I/O 标准，如 LVDS 和去抖动差分信号（RSDS），当然也支持单 端的 I/O 标准，如 LVTTL、LVCMOS、SSTL 和 PCI。 Cyclone 器件可以支持最多 129 个通道的 LVDS 和 RSDS a Cyclone 器件内的 LVDS 媛冲器， 可以支持最高达 640Mbps 的数据传输速度。与单端的 I/O 标准相比，这些内置于 Cyclone 器件 内部的 LVDS 缓冲器保持了信号的完整性，并具有更低的电磁干扰（EMI）和更低的电源功耗。 图 11 所示为 Cyclone 器件内部的 LVDS 接口。表 2-11 列出了 Cyclone 器件内部 LVDS 和 RSDS 数 据通道的数目及数据传输速度。 图 11 CycloneIII 器件内部的 LVDS 通道 表 2-11 每个 Cyclone 器件内部 LVDS 通道和 RSDS 通道的数目及其性能 器件 封装 LVDS 通道 RSDS 通道 通道数 数据传输速率/Mbps 通道数 数据传输速率/Mbps EP1C3 144 脚 TQFP 34 640 34 311 EP1C4 324 脚 FineLine BGA 103 640 103 311 400 脚 FineLine BGA 129 640 129 311 EP1C6 144 脚 TQFP 29 640 29 311 240 脚 TQFP 72 640 72 311 EP1C12 240 脚 TQFP 66 640 66 311 324 脚 FineLine BGA 103 640 103 311 EP1C20 324 脚 FineLine BGA 95 640 95 311 400 脚 FineLine BGA 129 640 129 311 Cyclone 器件提供常用的单端 I/O 标准的支持，如 LVTTL、LVCMOS、SSTL-2、SSTL-3 和 PCI， 用于与板上其他器件的接口。单端 I/O 可以提供比差分 I/O 更强的电流驱动能力，主要应用在 与高性能存储器的接口中，如双数据速率（DDR）的 SDRAM 和 FCRAM 器件。表 2-12 列出了 Cyclone 器件可以支持的单端 I/O 信号标准。 表 2-12 Cyclone 器件支持的单端 I/O 信号标准
FPGA实验指导书1/0标准传输频率/MHz典型应用2503.3/2.5/1.8V LVTTL一般用途250一般用途3.3/2.5/1.8/1.5V LVCMOS166SSTL-3 Class&IISDR SDRAM133SSTL-2 Class&IIDDRSDRAM及PCRAM663. 3V PCIPC及嵌入式应用2.4.7NiosII嵌入式处理器Cyclone器件可以实现NiosII嵌入式处理器，而且只占用不到600个逻辑单元（LE），因此在含多达20260个LE的最大Cyclone器件中，可以将多个NiosII处理器集成到一个Cyclone器件中。NiosII系列嵌入式处理器以第一代Nios处理器为基础，提供三种内核来满足嵌入式处理器的应用。设计者可以从高性能内核（超过200DMIPS）、低成本内核（低于50美分的逻辑资源消耗）和性价比平衡的标准内核中进行选择。开发人员通过向NiosII处理器指令集中增加定制指令，可以加速软件算法。定制指令可以在一个时钟周期的时间内完成复杂的处理任务，为系统优化提供了一种高性价比的解决方案。用户添加的定制指令可以该问存储器和NiosII系统外部的逻辑，提供了高效、灵活的访问数据和逻辑资源的能力。定制指令允许设计者灵活、轻便地设计高端软件，同时保留了并行硬件操作在可编程逻辑器件（PLD）中的性能优势。2.4.8配方案串行配置器件为EPCS系列，提供1MB到128MB的存储容量。该配置器件在保证低成本的同时还具备在系统编程（ISP）能力和多次编程能力，且具有包括ISP和F1ash存储器访问接口等特性，8引脚小外形封装，增加了在低价格、小面积应用领域的使用机会。串行配置器件最高达64MB的存储容量使得它为StratixII系列器件提供了一种价格敏感、小型化的配置方案。15
FPGA 实验指导书 15 I/O 标准 传输频率/MHz 典 型 应 用 3.3/2.5/1.8V LVTTL 250 一般用途 3.3/2.5/1.8/1.5V LVCMOS 250 一般用途 SSTL-3 Class&II 166 SDR SDRAM SSTL-2 Class&II 133 DDR SDRAM 及 PCRAM 3.3V PCI 66 PC 及嵌入式应用 2.4.7 Nios II 嵌入式处理器 Cyclone 器件可以实现 Nios II 嵌入式处理器，而且只占用不到 600 个逻辑单元（LE），因 此在含多达 20260 个 LE 的最大 Cyclone 器件中，可以将多个 Nios II 处理器集成到一个 Cyclone 器件中。Nios II 系列嵌入式处理器以第一代 Nios 处理器为基础，提供三种内核来满足嵌入式 处理器的应用。设计者可以从高性能内核（超过 200 DMIPS）、低成本内核（低于 50 美分的逻辑 资源消耗）和性价比平衡的标准内核中进行选择。 开发人员通过向 Nios II 处理器指令集中增加定制指令，可以加速软件算法。定制指令可 以在一个时钟周期的时间内完成复杂的处理任务，为系统优化提供了一种高性价比的解决方案。 用户添加的定制指令可以该问存储器和 Nios II 系统外部的逻辑，提供了高效、灵活的访问数 据和逻辑资源的能力。定制指令允许设计者灵活、轻便地设计高端软件，同时保留了并行硬件 操作在可编程逻辑器件（PLD）中的性能优势。 2.4.8 配置方案 串行配置器件为 EPCS 系列，提供 1MB 到 128MB 的存储容量。该配置器件在保证低成本的同 时还具备在系统编程（ISP）能力和多次编程能力，且具有包括 ISP 和 Flash 存储器访问接口等 特性，8 引脚小外形封装，增加了在低价格、小面积应用领域的使用机会。串行配置器件最高达 64MB 的存储容量使得它为 Stratix II 系列器件提供了一种价格敏感、小型化的配置方案