《数字电子技术实验》课程教学资源（文献资料）13.FPGA实验指导书.pdf

FPGA 实验指导书 1 目录绪论 .3 FPGA/CPLD CAD 技术概述„„„„„„„„„„„„„„„„„„„„„„„„„„„„3 ASIC 和 FPGA/CPLD 电路设计的一般流程„„„„„„„„„„„„„„„„„„„„„3 第一章Ｑuartus Ⅱ 8.1 的安装.4 1.1 软件包对计算机系统的配置要求„„„„„„„„„„„„„„„„„„„„„„4 1.2 软件包的安装步骤„„„„„„„„„„„„„„„„„„„„„„„„„„„„4 1.3 软件狗的安装„„„„„„„„„„„„„„„„„„„„„„„„„„„„„„4 1.4 Quartus II 8.1 下载口的设置„„„„„„„„„„„„„„„„„„„„„„„4 1.5 无法下载及其解决方法„„„„„„„„„„„„„„„„„„„„„„„„„„5 第二章 SOPC 技术简介.6 2.1 SOPC 技术的主要特点„„„„„„„„„„„„„„„„„„„„„„„„„„„6 2.2 SOPC 技术实现方式„„„„„„„„„„„„„„„„„„„„„„„„„„„„7 2.3 SOPC 系统开发流程„„„„„„„„„„„„„„„„„„„„„„„„„„„„8 2.4 Cyclone 能力 „„„„„„„„„„„„„„„„„„„„„„„„„„„„„„8 2.4.1 新型可编程架构„„„„„„„„„„„„„„„„„„„„„„„„„„8 2.4.2 嵌入式存储资源 „„„„„„„„„„„„„„„„„„„„„„„„„9 2.4.3 专用外部存储接口电路 „„„„„„„„„„„„„„„„„„„„„„10 2.4.4 支持的接口及协议 „„„„„„„„„„„„„„„„„„„„„„„„11 2.4.5 锁相环的实现 „„„„„„„„„„„„„„„„„„„„„„„„„„13 2.4.6 I/O 特性„„„„„„„„„„„„„„„„„„„„„„„„„„„„„14 2.4.7 Nios II 嵌入式处理器„„„„„„„„„„„„„„„„„„„„„„„15 2.4.8 配置方案„„„„„„„„„„„„„„„„„„„„„„„„„„„„15 第三章 Quartus II 8.1 软件应用.16 3.1 图形用户界面设计流程 „„„„„„„„„„„„„„„„„„„„„„„„„16 3.2 命令行设计流程 „„„„„„„„„„„„„„„„„„„„„„„„„„„„18 3.3 交通灯设计实例 „„„„„„„„„„„„„„„„„„„„„„„„„„„„19 3.3.1 设计原理„„„„„„„„„„„„„„„„„„„„„„„„„„„„19 3.3.2 设计输入 „„„„„„„„„„„„„„„„„„„„„„„„„„„„21 3.3.3 创建工程„„„„„„„„„„„„„„„„„„„„„„„„„„„„22 3.3.4 编译前设置„„„„„„„„„„„„„„„„„„„„„„„„„„„25 3.3.5 编译„„„„„„„„„„„„„„„„„„„„„„„„„„„„„„27 3.3.6 仿真„„„„„„„„„„„„„„„„„„„„„„„„„„„„„„28 3.3.7 应用RTL电路图观察器„„„„„„„„„„„„„„„„„„„„„„„31 3.4 引脚锁定和下载验证 „„„„„„„„„„„„„„„„„„„„„„„„„„31 3.4.1 引脚锁定 „„„„„„„„„„„„„„„„„„„„„„„„„„„„31 3.4.2 下载验证 „„„„„„„„„„„„„„„„„„„„„„„„„„„„32 3.4.3 对配置器件编程 „„„„„„„„„„„„„„„„„„„„„„„„„33

FPGA实验指导书绪论FPGA/CPLDCAD技术概述FPGA（FieldProgrammableGatesArray，现场可编程门阵列）与CPLD（ComplexProgrammableLogicDevice，复杂可编程逻辑器件）都是可编程逻辑器件，它们是在PAL、GAL等逻辑器件的基础之上发展起来的。同以往的PAL、GAL等相比较，FPGA/CPLD的规模比较大，适合于时序、组合等逻辑电路应用场合，它可以替代儿十甚至上百块通用IC芯片。这样的FPGA/CPLD实际上就是一个子系统部件。这种芯片具有可编程性和实现方案容易改动的特点。由于芯片内部硬件连接关系的描述可以存放在磁盘、ROM、PROM或EPROM中，因而在可编程门阵列芯片及外围电路保持不动的情况下，换一块EPROM芯片，就能实现一种新的功能。FPGA芯片及其开发系统问世不久，就受到世界范围内电子工程设计人员的广泛关注和普遍欢迎。经过了十几年的发展，许多公司都开发出了多种类型的可编程逻辑器件（PLDs,ProgrammableLogicDevices）.比较典型的就是Xilinx公司的FPGA器件系列和Altera公司的CPLD器件系列，它们开发较早，占据了较大的PLD市场。当然还有其它许多类型器件，这里不再一一介绍。尽管FPGA、CPLD和其它类型PLD的结构各有其特点和长处，但概括起来，它们是由三大部分组成的：1、一个二维的逻辑块阵列，构成了PLD器件的逻辑组成核心。2、输入/输出块。3、连接逻辑块的互连资源，连线资源由各种长度的连线线段组成，其中也有一些可编程的连接开关，它们用于逻辑块之间、逻辑块与输入/输出块之间的连接。ASIC和FPGA/CPLD电路设计的一般流程通常可将设计流程归纳为以下7个步骤。第1步：设计输入。在传统设计中，设计人员是应用传统的原理图输入方法来开始设计的。自90年代初，VHDL、VHDL、AHDL等硬件描述语言的输入方法得到了广天工程设计人员的认可。第2步：前仿真。所设计的电路必须在布局布线前验证，目的主要是在仿真时，验证电路功能是否有效。在ASIC设计中，这一步骤称为第一次Sign一off.第3步：设计输入编译。设计输入之后就有一个从高层次系统行为设计向低层次门级逻辑电路的转化翻译过程，即把设计输入的某种或某几种数据格式（网表）转化为底层软件能够识别的某种数据格式（网表），以求达到与其工艺无关第4步：设计输入的优化。对于上述综合生成的网表，根据布尔方程功能等效的原则，用更小更快的综合结果替代一些复杂的单元，并与指定的库映射生成新的网表，这是硬件描述语言输入方式中减小电路规模的一条必由之路。第5步：布局布线。当初步的仿真被验证后，就开始布局布线。这一步可相对规划出ASIC和FPGA/CPLD设计。第6步：后仿真。设计人员需要利用在布局线中获得的更精确的RC参数再次验证电路的功能和时序。在ASIC设计中，这一步骤称为第二次Sign一off。第7步：流片。在布局布线和后仿真完成之后，当需要大批量生产该芯片时，就可以开始ASIC芯片的投产。3

FPGA 实验指导书 3 绪论 FPGA/CPLD CAD 技术概述 FPGA（Field Programmable Gates Array,现场可编程门阵列）与 CPLD（Complex Programmable Logic Device,复杂可编程逻辑器件）都是可编程逻辑器件，它们是在 PAL、GAL 等逻辑器件的基础之上发展起来的。同以往的 PAL、GAL 等相比较，FPGA/CPLD 的规模比较大，适合于时序、组合等逻辑电路应用场合，它可以替代几十甚至上百块通用 IC 芯片。这样的 FPGA/CPLD 实际上就是一个子系统部件。这种芯片具有可编程性和实现方案容易改动的特点。由于芯片内部硬件连接关系的描述可以存放在磁盘、ROM、PROM 或 EPROM 中，因而在可编程门阵列芯片及外围电路保持不动的情况下，换一块 EPROM 芯片，就能实现一种新的功能。FPGA 芯片及其开发系统问世不久，就受到世界范围内电子工程设计人员的广泛关注和普遍欢迎。经过了十几年的发展，许多公司都开发出了多种类型的可编程逻辑器件（PLDs,Programmable Logic Devices）.比较典型的就是 Xilinx 公司的 FPGA 器件系列和 Altera 公司的 CPLD 器件系列，它们开发较早，占据了较大的 PLD 市场。当然还有其它许多类型器件，这里不再一一介绍。尽管 FPGA、CPLD 和其它类型 PLD 的结构各有其特点和长处，但概括起来，它们是由三大部分组成的： 1、一个二维的逻辑块阵列，构成了 PLD 器件的逻辑组成核心。 2、输入/输出块。 3、连接逻辑块的互连资源，连线资源由各种长度的连线线段组成，其中也有一些可编程的连接开关，它们用于逻辑块之间、逻辑块与输入/输出块之间的连接。 ASIC 和 FPGA/CPLD 电路设计的一般流程通常可将设计流程归纳为以下 7 个步骤。第 1 步：设计输入。在传统设计中，设计人员是应用传统的原理图输入方法来开始设计的。自 90 年代初，VHDL、VHDL、 AHDL 等硬件描述语言的输入方法得到了广大工程设计人员的认可。第 2 步：前仿真。所设计的电路必须在布局布线前验证，目的主要是在仿真时，验证电路功能是否有效。在 ASIC 设计中，这一步骤称为第一次 Sign—off. 第 3 步：设计输入编译。设计输入之后就有一个从高层次系统行为设计向低层次门级逻辑电路的转化翻译过程，即把设计输入的某种或某几种数据格式（网表）转化为底层软件能够识别的某种数据格式（网表），以求达到与其工艺无关。第 4 步：设计输入的优化。对于上述综合生成的网表，根据布尔方程功能等效的原则，用更小更快的综合结果替代一些复杂的单元，并与指定的库映射生成新的网表，这是硬件描述语言输入方式中减小电路规模的一条必由之路。第 5 步：布局布线。当初步的仿真被验证后，就开始布局布线。这一步可相对规划出 ASIC 和 FPGA/CPLD 设计。第 6 步：后仿真。设计人员需要利用在布局线中获得的更精确的 RC 参数再次验证电路的功能和时序。在 ASIC 设计中，这一步骤称为第二次 Sign—off。第 7 步：流片。在布局布线和后仿真完成之后，当需要大批量生产该芯片时，就可以开始 ASIC 芯片的投产

FPGA实验指导书第一章（QuartusIl8.1的安装1.1软件包对计算机系统的配重要求如果你想在你的计算机中安装QuartusII8.1软件包，建议的计算机配置为：1、PII1.3G以上计算机，原装机或兼容机均可。2、内存不少于512MB。3、安装软件包的硬盘分区所剩空间不少于4GB，安装完剩余空间不小于600MB。4、MicrosoftWindows2000或MicrosoftWindowsxp操作系统。5、8X倍速以上速率的光驱（或称DVD-ROM）。1.2软件包的安装步骤所选用的操作系统为Windowsa2000或xP中文操作系统，QuartusⅡI8.1安装步骤1、把软件包的QuartusIICD1光碟放入光驱。2、进入光盘的根目录下，双击QuartusI18.1正式版.exe文件，进入安装界面。3、用鼠标点击install，直到完成安装。1.2软件狗的安装为了保护软件的版权，Altera公司特别为QuartusII软件包设计了一个软件狗。如果没有软件狗，进入QuartusⅡ软件包只开放部分简单功能，很多重要功能是不开放的，这给项目的设计带来诸多不便，尤其是复杂的项目，没有这些功能，设计工作根本没办法展开。在QuartusII8.1的Tools菜单下选择LicenseSetup，然后选择Licensefile，最后点击OK。注意：license文件存放的路径名称不能包含汉字和空格，空格可以用下划线代替。1.3QuartursⅡ18.1下并口的设重为了将您设计好的工程下载到ALTERA器件中须在下载前对计算机并口进行相应设置,方法为：在微机的BIOS中确认并口模式为EPP或ECP,之后还要在打开QuartusⅡI情况下单击"Tools”，在下拉菜单中选择：“programmer"。再在弹出的窗口中点击“HradwareStup”，弹出"HardwareStup"对话框点击AddHardware...，将Hardwaretype设置为"ByteBlasterMVorByteBlasterII"，“Port"为"LPTl。1.4USB-Blaster驱动安装方法在安装完QuartusII软件后会在QII软件安装目录的：lalteralquartusldriverslusb-blaster找到USB下载线的驱动。如果你的QI目录没有USB下载线驱动请从下面网页下载www.altera.com/support/software/drivers驱动安装步骤：首先插上USB下载线，然后在QI安装目录的alteralquartusldriverslusb-blaster目录下找到usbblst.inf，右键此文件选择安装即可。或者在设备管理器找到USB下载线设备，把驱动目录指定alteralquartusldriverslusb-blaster目录。安装完后重启电脑。2.在QII中设置USB下载线按照用户手册上使用设置byteblaster的方法设置USB-blaster，所不同的是在如下图的地方选择usb-blaster即可。4

FPGA 实验指导书 4 第一章Ｑuartus II 8.1 的安装 1.1 软件包对计算机系统的配置要求如果你想在你的计算机中安装 Quartus II 8.1 软件包，建议的计算机配置为： 1、PIII 1.3G 以上计算机，原装机或兼容机均可。 2、内存不少于 512MB。 3、安装软件包的硬盘分区所剩空间不少于 4GB，安装完剩余空间不小于 600MB。 4、Microsoft Windows 2000 或 Microsoft Windows xp 操作系统。 5、8X 倍速以上速率的光驱（或称 DVD-ROM）。 1.2 软件包的安装步骤所选用的操作系统为 Windowsa 2000 或 XP 中文操作系统，Quartus II 8.1 安装步骤 1、把软件包的 Quartus II CD1 光碟放入光驱。 2、进入光盘的根目录下，双击 Quartus II8.1 正式版.exe 文件，进入安装界面。 3、用鼠标点击 install，直到完成安装。 1.2 软件狗的安装为了保护软件的版权，Altera 公司特别为 Quartus II 软件包设计了一个软件狗。如果没有软件狗，进入 Quartus II 软件包只开放部分简单功能，很多重要功能是不开放的，这给项目的设计带来诸多不便，尤其是复杂的项目，没有这些功能，设计工作根本没办法展开。在 Quartus II 8.1 的 Tools 菜单下选择 License Setup，然后选择 License file，最后点击 OK。注意：license 文件存放的路径名称不能包含汉字和空格，空格可以用下划线代替。 1.3 Quarturs II 8.1 下并口的设置为了将您设计好的工程下载到 ALTERA 器件中须在下载前对计算机并口进行相应设置,方法为:在微机的 BIOS 中确认并口模式为 EPP 或 ECP,之后还要在打开 Quartus II 情况下单击 “Tools”，在下拉菜单中选择：“programmer”。再在弹出的窗口中点击“Hradware Stup”，弹出’Hardware Stup’对话框点击 Add Hardware.,将 Hardware type 设置为“ByteBlasterMV or ByteBlaster II ”，“Port”为“LPT1。 1.4 USB-Blaster 驱动安装方法在安装完 Quartus II 软件后会在 QII 软件安装目录的: \altera\quartus\drivers\usb-blaster 找到 USB 下载线的驱动。如果你的 QII 目录没有 USB 下载线驱动请从下面网页下载: www.altera.com/support/software/drivers 驱动安装步骤: 首先插上 USB 下载线，然后在 QII 安装目录的 altera\quartus\drivers\usb-blaster 目录下找到 usbblst.inf，右键此文件选择安装即可。或者在设备管理器找到 USB 下载线设备，把驱动目录指定 altera\quartus\drivers\usb-blaster 目录。安装完后重启电脑。 2．在 QII 中设置 USB 下载线按照用户手册上使用设置 byteblaster 的方法设置 USB-blaster，所不同的是在如下图的地方选择 usb-blaster 即可