0,0 0,1 0,63 1,63 地址译 63,0 63,1 63,63 I/0控制 y Y地址译码 图4.9双地址译码存储结构
... X 地 址 译 码 0,0 1,0 63,0 0,1 1,1 63,1 0,63 1,63 63,63 Y地址译码 I/O控制 图4.9 双地址译码存储结构 X0 X1 X63 ... y0 y1 ... y63 ... ...
③驱动器 条X方向的选择线要控制在其上的各个存储单元的 字选线,负载较大,要在译码器输出后加驱动器。 ④ⅣO控制 。它处于数据总线和被选用的单元之间,用以控制被选 中的单元读出或写入,并具有放大信息的作用。 ⑤片选控制 将一定数量的芯片按一定方式连接成一个完整的存储 器;芯片外的地址译码器产生片选控制信号,选中要 访问的存储字所在的芯片。 ⑥读/写控制 根据CPU给出的信号是读命令还是写命令,控制被选 中存储单元的读写
③ 驱动器 • 一条X方向的选择线要控制在其上的各个存储单元的 字选线，负载较大，要在译码器输出后加驱动器。 ④ I/O控制 • 它处于数据总线和被选用的单元之间，用以控制被选 中的单元读出或写入，并具有放大信息的作用。 ⑤ 片选控制 • 将一定数量的芯片按一定方式连接成一个完整的存储 器；芯片外的地址译码器产生片选控制信号，选中要 访问的存储字所在的芯片。 ⑥ 读/写控制 • 根据CPU给出的信号是读命令还是写命令，控制被选 中存储单元的读写
(2)静态MOS存储器芯片实例(62256SRAM ▲该芯片容量为32K×8 WE 28 Vcc A 27口A1 14 ▲62256SRAM芯片引脚 3 26口A 25口A 地址引脚:A-A 5 24日A9 6 23回A 数据引脚:JOOn 7 22日OE 片选:CE低有效 10 20口CE 读/写控制:WE,低电 0 19同I/07 18口I/0 平时为写入控制;高电 I/0 2 17I/o5 平时为读出控制。 I/0 3 16口I/0 GND中4 15口I/0 图4.10M62256
(2) 静态MOS存储器芯片实例(62256 SRAM) WE A12 A7 A6 A5 A4 A3 A2 A1 A0 I/O0 I/O1 I/O2 GND 1 2 3 4 5 6 7 8 9 10 11 12 13 14 28 27 26 25 24 23 22 21 20 19 18 17 16 15 Vcc A14 A13 A8 A9 A11 OE I/O3 I/O4 I/O5 I/O6 I/O7 CE A10 图4.10 M62256 ▲ 62256 SRAM芯片引脚 • 地址引脚：A0—A14 • 数据引脚：I/O0—I/O7 • 片选：CE低有效 ▲ 该芯片容量为32K×8 • 读/写控制：WE，低电 平时为写入控制；高电 平时为读出控制
(3)存储容量的扩展 ①位扩展 用若干片位数较少的存储器芯片构成具有给定字长的 存储器,而存储器的字数与芯片上的字数相同 用8片4096×1位的芯片构成4K字节的存储器;如图 411所示。 ②字扩展 字扩展是容量的扩充,位数不变。 用4组16K×8的存储器构成64K×8的存储器(图412)
① 位扩展 • 用若干片位数较少的存储器芯片构成具有给定字长的 存储器，而存储器的字数与芯片上的字数相同。 (3) 存储容量的扩展 • 用8片 4096×1位的芯片构成4K字节的存储器；如图 4.11所示。 ② 字扩展 • 字扩展是容量的扩充，位数不变。 • 用4组 16K×8的存储器构成 64K×8的存储器(图4.12)
地址总线 A4∏译码 A-4 CPU 中央 CE CE CE CE 处理器D 16KX816KX816KX816KX8 (CPU) WE WE WE WE 数据总线 图4.11位扩展示意图 图4.12字扩展示意图
中央 处理器 (CPU) 地址总线 D0 A0 -A11 D7 数据总线 图4.11 位扩展示意图 A15 A14 CPU A13-A0 WE D0 -D7 2:4 译码 CE 16KX8 WE CE 16KX8 WE CE 16KX8 WE CE 16KX8 WE 图4.12 字扩展示意图