(4)静态RAM芯片与CPU连接 ▲要考虑和解决的几个问题: CPU的负载能力: 当存储芯片较多时,在CPU与存储芯片之间,要增 加必要的缓冲和驱动电路。 速度匹配问题: ⊙存储器与CPU的速度相比,还是有很大差距; 。多片存储芯片的选通: 增加外部译码电路,产生片选信号;
(4) 静态RAM芯片与CPU连接 ▲ 要考虑和解决的几个问题： • CPU的负载能力： ☉当存储芯片较多时，在CPU与存储芯片之间，要增 加必要的缓冲和驱动电路。 • 速度匹配问题： ☉存储器与CPU的速度相比，还是有很大差距； • 多片存储芯片的选通： ☉增加外部译码电路，产生片选信号；
读/写控制信号: CPU的读/写控制信号不一定与存储芯片 引脚定义的控制信号相符,所以有时要 增加某些附加线路来实现正确的控制。 (5)静态存储芯片的读/写周期 要保证正确地读/写,必须注意CPU时序与存储器读/ 写周期的配合
• 读/写控制信号： ☉CPU的读/写控制信号不一定与存储芯片 引脚定义的控制信号相符，所以有时要 增加某些附加线路来实现正确的控制。 (5) 静态存储芯片的读/写周期 • 要保证正确地读/写，必须注意CPU时序与存储器读/ 写周期的配合
2.动态RAM芯片 (1)芯片举例(图4.14) 绝大多数产品都采用一位输入输出,如:256K×1、 IM×1、4M×1等。 而且它的行地址和列地址通过相同的管脚分先后两次 输入,这样地址引脚数可减少一半。 当RAS低电平时输入行地址,CAS低电平时输入列地 址
2. 动态RAM芯片 (1) 芯片举例(图4.14) • 绝大多数产品都采用一位输入输出，如：256K×1、 1M×1、4M×1等。 • 而且它的行地址和列地址通过相同的管脚分先后两次 输入，这样地址引脚数可减少一半。 • 当RAS低电平时输入行地址，CAS低电平时输入列地 址
V 24口Vss D1口2 23D4 A8口1 16 Vss D2口3 22曰D3 Din 2 15 FCAS 21 FCAS WEd 3 14 ADout RAS L5 200E RAS Nc口6 19曰A9 A0口5 12FA3 A10口7 18口A8 A26 11F4 A0口8 17口A7 A1口7 10「H5 A1日9 16A6 VDD8 9 HAn A210 15A5 A3日11 14A4 Vcc曰12 13 HVss (a)256×1DRAM芯片 (b)4M×4DRAM芯片 图4.14两种DRAM芯片
Vcc 1 24 Vss D1 2 23 D4 D2 3 22 D3 WE 4 21 CAS A8 1 16 Vss Din 2 15 CAS WE 3 14 Dout RAS 5 20 OE RAS 4 13 A6 Nc 6 19 A9 A0 5 12 A3 A10 7 18 A8 A2 6 11 A4 A0 8 17 A7 A1 7 10 A5 A1 9 16 A6 VDD 8 9 A7 A2 10 15 A5 A3 11 14 A4 Vcc 12 13 Vss (a) 256×1 DRAM芯片 (b) 4M×4 DRAM芯片 图 4.14 两种 DRAM芯片
(2)动态RAM芯片的读写和再生(刷新)时序 ①读周期 实现读操作,各信号的时间关系应符合下面的要求。 0行地址必须在RAS信号有效之前送到芯片的地址输 入端。 oCAS信号应滞后RAS一段时间,并滞后于列地址送 到芯片地址输入端的时间。 ⊙RAS、CAS应有足够的宽度。 oWE信号为高,并在CAS有效之前建立
(2) 动态RAM芯片的读写和再生(刷新)时序 ① 读周期： • 实现读操作，各信号的时间关系应符合下面的要求。 ☉ 行地址必须在RAS信号有效之前送到芯片的地址输 入端。 ☉ CAS信号应滞后RAS一段时间，并滞后于列地址送 到芯片地址输入端的时间。 ☉ RAS、CAS应有足够的宽度。 ☉ WE信号为高，并在CAS有效之前建立