电路图 &E1 & &p1 U刀D CB FF 2 Cl Cl IK K IK 4、4位集成二进制计数器P249表713
Q0 Q0 C/B 1 FF0 FF1 FF2 CP Q1 Q1 Q2 Q2 1J C1 1K 1J C1 1K 1J C1 1K &≥1 &≥1 &≥1 1 U/D 电路图 4、 4位集成二进制计数器P249表7.1.3
4集成二进制同步加法计数器74LS161/163 cc Co o 01 02 3 CTTLD Q0Q1929 161514131211109 CT CTP O O CO 74LS161 74LS161 CP LD CRCP D D3 CTP GND CR Do D D2 D3 (a)引脚排列图 (b)逻辑功能示意图 ①CR=0时异步清零。 ②CR=1、LD=0时同步置数。 ③CR=D=1且CP1=CPp=1时,按照4位自然二进制码进行 同步二进制计数 ④CR=LD=1且 CPr. CP=0时,计数器状态保持不变 74LS163的引脚排列和74LS161相同,不 同之处是74LS163采用同步清零方式
74LS161 Q0 Q1 Q2 Q3 (a) 引脚排列图 (b) 逻辑功能示意图 16 15 14 13 12 11 10 9 74LS161 1 2 3 4 5 6 7 8 VCC CO Q0 Q1 Q2 Q3 CTT LD CR CP D0 D1 D2 D3 CTP GND CR D0 D1 D2 D3 CTT CTP CP CO LD 4位集成二进制同步加法计数器74LS161/163 ①CR=0时异步清零。 ②CR=1、LD=0时同步置数。 ③CR=LD=1且CPT=CPP=1时，按照4位自然二进制码进行 同步二进制计数。 ④CR=LD=1且CPT ·CPP=0时，计数器状态保持不变
双4位集成二选制同步加法计数器CC4520 VDD 2CR202 20, 20o 2EN2CP 2o 1 22 Q 161514131211109 CC4520 CC4520 456 ICP IEN 1Q0 1Q1 102 1Q3 ICR Vss EN CP CR 引脚排列图 (b)逻辑功能示意图 ①CR=1时,异步清零 ②CR=0、EN=1时,在CP脉冲上升沿作用下进行加法计数。 ③CR=0、CP=0时,在EN脉冲下降沿作用下进行加法计数 ④CR=0、EN=0或CR=0、CP=1时,计数器状态保持不变
CC4520 Q0 Q1 Q2 Q3 (a) 引脚排列图 (b) 逻辑功能示意图 16 15 14 13 12 11 10 9 CC4520 1 2 3 4 5 6 7 8 VDD 2CR2Q3 2Q2 2Q1 2Q0 2EN 2CP 1CP 1EN 1Q0 1Q1 1Q2 1Q3 1CR VSS EN CP CR 双4位集成二进制同步加法计数器CC4520 ①CR=1时，异步清零。 ②CR=0、EN=1时，在CP脉冲上升沿作用下进行加法计数。 ③CR=0、CP=0时，在EN脉冲下降沿作用下进行加法计数。 ④CR=0、EN=0或CR=0、CP=1时，计数器状态保持不变
4位集成二进制同步可觉计数器74LS191 Vcc do cp rC co/bo Ld d, D Qo 21 22 23 16151413111109 RC 74LS191 UD 74LS191 CO/BO CP LD DI 1 o CT UId O2 3 GND Do Di D2 D3 (a)引脚排列图 (b)逻辑功能示意图 U/D是加减计数控制端;CT是使能端;LD是异步置数控制端; D~D3是并行数据输入端;Q。~Q3是计数器状态输出端; COBO是进位借位信号输出端;RC是多个芯片级联时级间串行 计数使能端,CT=0,CO/BO=1时,RC=CP,由RC端产生的 输出进位脉冲的波形与输入计数脉冲的波形相同
D1 Q1 Q0 CT U/D Q2 Q3 GND RC CO/BO LD 74LS191 Q0 Q1 Q2 Q3 (a) 引脚排列图 (b) 逻辑功能示意图 16 15 14 13 12 11 10 9 74LS191 1 2 3 4 5 6 7 8 VCC D0 CP RC CO/BO LD D2 D3 D0 D1 D2 D3 CT U/D CP 4位集成二进制同步可逆计数器74LS191 U/D是加减计数控制端；CT是使能端；LD是异步置数控制端； D0 ～D3是并行数据输入端；Q0 ～Q3是计数器状态输出端； CO/BO是进位借位信号输出端；RC是多个芯片级联时级间串行 计数使能端，CT＝0，CO/BO＝1时，RC＝CP，由RC端产生的 输出进位脉冲的波形与输入计数脉冲的波形相同
4位集成二进制同步可计数器74LS193 Vcc Do cr co bo ld d, D Qo 21 22 23 161514131211109 CR BO 74LS193 CPIo 74LS193 CO CPD LD D 1 o CPp CPu o 3 GND Do Di D2 D3 (a)引脚排列图 (b)逻辑功能示意图 CR是异步清零端,高电平有效;LD是异步置数端,低电平有效; CPυ是加法计数脉冲输入端;CP是减法计数脉冲输入端;D。 D3是并行数据输入端;Q。~Q3是计数器状态输出端:CO是进位 脉冲输出端;BO是借位脉冲输出端;多个74LS193级联时,只要 把低位的CO端、BO端分别与高位的CPu、CPb连接起来,各个芯 片的CR端连接在一起,DD端连接在一起,就可以了
4位集成二进制同步可逆计数器74LS193 BO CO LD 74LS193 Q0 Q1 Q2 Q3 (a) 引脚排列图 (b) 逻辑功能示意图 16 15 14 13 12 11 10 9 74LS193 1 2 3 4 5 6 7 8 VCC D0 CR CO BO LD D2 D3 D1 Q1 Q0 CPD CPU Q2 Q3 GND D0 D1 D2 D3 CR CPU CPD CR是异步清零端，高电平有效；LD是异步置数端，低电平有效； CPU是加法计数脉冲输入端；CPD是减法计数脉冲输入端； D0 ～ D3是并行数据输入端；Q0 ～Q3是计数器状态输出端； CO是进位 脉冲输出端；BO是借位脉冲输出端；多个74LS193级联时，只要 把低位的CO端、BO端分别与高位的CPU、CPD连接起来，各个芯 片的CR端连接在一起，LD端连接在一起，就可以了