电源 可用DLE、IDLE2和DLE3指令控制功耗,以工 作在省电方式。 可以控制关断 CLKOUT输出信号
电源 ◼ 可用IDLEl、IDLE2和IDLE3指令控制功耗，以工 作在省电方式。 ◼ 可以控制关断CLKOUT输出信号
在片仿真接口 具有符合EE49.1标准的在片仿真接口 (JTAG)。 速度 单周期定点指令的执行时间为2520/15/125/10- ns(40 MIPS/50 MIPS/66 MIPS/80 MIPS/100 MIPS)
在片仿真接口 ◼ 具 有 符 合 IEEEll49.1 标 准 的 在 片 仿 真 接 口 （JTAG）。 速度 ◼ 单周期定点指令的执行时间为25/20/15/12.5/10- ns(40 MIPS/50 MIPS/66 MIPS/80 MIPS/100 MIPS)
System control Program address generation Data address generation interface logic (PAGEN) OgIc (DAGEN) PC IPTR, RC ARAUO, ARAU1 BRC. RSA, REA AR0-AR7 ARP, BK DP. SP PAB PB external interface DAB Peripheral interface EAB 图2-1TMS320C54xDSP的内部硬件组成框图1 返回本
返回本节 图2-1 TMS320C54x DSP的内部硬件组成框图1
EXP encoder MUX T an ct en B40 A Sign cr Mult pher(17×17 M UX Barrel shifter ALU(40) MUB AL B Fractional M Legend: A Accumulator A MUX B Accumulator B C CB data bus Aaden(40) D DB data bus MSWNLSW E EB data bus COMP select M MAC P PB program bus E ZERO SAT ROUND S Barrel sh nter TR RN TC 图2-1TMS320C54XDSP的内部硬件组成框图2
图2-1 TMS320C54x DSP的内部硬件组成框图2
2.2TMS320c54x的总线结构 TMS320c54XDSP采用先进的哈佛结构并具有八 组总线,其独立的程序总线和数据总线允许同时 读取指令和操作数,实现高度的并行操作。 采用各自分开的数据总线分别用于读数据和写数 据,允许cPU在同一个机器周期内进行两次读操 作数和一次写操作数。独立的程序总线和数据总 线允许cPU同时访问程序指令和数据。 返回首页
2.2 TMS320C54x的总线结构 ◼ TMS320C54x DSP采用先进的哈佛结构并具有八 组总线，其独立的程序总线和数据总线允许同时 读取指令和操作数，实现高度的并行操作。 ◼ 采用各自分开的数据总线分别用于读数据和写数 据，允许CPU在同一个机器周期内进行两次读操 作数和一次写操作数。独立的程序总线和数据总 线允许CPU同时访问程序指令和数据。 返回首页